南京理工大学dds.docx

25电子线路课程设计直接数字频率合成器姓名：苏杭学号：1004220309院系：电子工程与光电技术学院 专业：通信工程指导老师：蒋立平时间：2012年11月23日目 录1.摘要 关键词 第3页2.设计基本要求第4页3.方案论证 第4页4.各子模块设计原理说明 【1】分频电路 第7页 【2】波形存储器模块第10页【3】累加器模块 第16页【4】频率预制和调节电路第16页 【5】DDS电路 第19页【6】译码模块第19页【7】显示模块第20页【8】测频模块第21页5.调试、仿真、编程下载过程 第22页6.遇到的问题及解决方案 第24页7.实验感想 第24页8.总电路图 第25页9.参考文献 第25页1.摘要与关键字 摘要: 本篇报告主要介绍了用EDA设计完成直接数字频率合成器DDS的过程。该直接数字频率合成器输出的频率及相位均可控制，且能输出正余弦、三角波、锯齿波、方波四种波形，经过D/A转换之后能在示波器上显示，在控制电路的作用下能实现保持、清零等功能，另外在数码管上同时显示输出所测频率、相位控制字、频率控制字。本设计利用QuartusII7.0软件进行DDS的设计，最后下载到SmartSOPC实验系统中进行硬件测试。 Abstract: This report introduces the EDA design is completed with Direct Digital Synthesis DDS process. The direct digital frequency synthesis of the output frequency and phase can control, and can output sine(cosine), triangle wave, sawtooth, square waveform , after conversion after also displayed on the oscilloscope, in the role of the control circuit can be Implementation maintained cleared function, and also shows the output frequency, phase control characters, frequency control word. This design uses DDS QuartusII 7.0 software design, the final download SmartSOPC experimental system hardware to test. 关键词: EDA设计、直接数字频率合成器DDS、Quartus II 7.0软件、SmartSOPC实验系统 Kyewords: EDA design,Direct Digital Synthesizer DDS, QuartusII 7.0software, SmartSOPC experiment system2.设计要求说明1) 利用QuartusII软件和SmartSOPC实验箱实现DDS的设计；2) DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA 芯片中的ROM实现，ROM结构配置成409610类型；3) 具体参数要求：频率控制字K取4位；基准频率fc=1MHz,由 实验板上的系统时钟分频得到；4) 系统具有清零和使能的功能；5) 利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正弦波形；6) 通过开关控制改变DDS的频率和相位控制字，并能用示波器观察加以验证；7) 在数码管上显示生成的波形频率；8) 充分考虑ROM结构及正弦函数的特点，进行合理的配置，提高计算精度；9) 设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形发生器；10)考虑节省ROM空间的设计,例如只提供四分之一的波形或者半波形。3.方案论证 DDS即Direct Digital Synthesizer数字频率合成器，是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术，是一种新型的数字频率合成技术。具有相对带宽大、频率转换时间短、分辨力高、相位连续性好等优点，很容易实现频率、相位和幅度的数控调制，广泛应用于通讯领域。 DDS基本结构图工作原理说明 DDS的基本结构主要由相位累加器、相位调制器、正弦波数据表(ROM)、D/A转换器构成.相位累加器由N位加法器N位寄存器构成.每来一个CLOCK,加法器就将频率控制字fwrod与累加寄存器输出的累加相位数据相加,相加的结果又反馈送至累加寄存器的数据输入端,以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加.这样,相位累加器在时钟作用下,不断对频率控制字进行线性相位累加.由此,相位累加器在每一个时钟脉冲输入时,把频率控制字累加以此,相位累加器输出的数据作为波形存储器的相位取样地址,这样就可把存储在波形存储器内的波形抽样值进行找表查出,完成相位到幅值的转换.由于相位累加器为N位,相当于把正弦信号在相位上的精度定为N位,所以分辨率为1/2N.若系统时钟频率为fc,频率控制字fword为1,则输出频率为fOUT=fC/2N,这个频率相当于基频.若fword为K,则输出频率为:fout=K* fC/2N当系统输入时钟频率fC不变时,输出信号的频率由频率控制字K所决定.由上式可得:K=2N*fout/fC其中,K为频率字,注意K要取整,有时会有误差.选取ROM的地址时,可以间隔选项,相位寄存器输出的位数D一般取10-16位,这种截取方法称为截断式用法,以减少ROM的容量.D太大会导致ROM容量的成倍上升,而输出精度受D/A位数的限制未有很大改善.4.各子模块设计原理说明【1】分频电路 1）2分频电路 2分频电路是通过将D触发器的端与D端接在一起就可以从Q端得到触发器信号的2分频信号，电路图如下：波形图如下：（2）3分频电路3分频电路是通过74160用置数法实现。其输出端按照如下方式循环计数时就可以对其输入的脉冲进行3分频，输出信号由直接引出。00000001001074160置数端为低电平有效，所以将作为置数信号的输入。3分频电路图如下：波形图如下：封装的子模块图为：（3）8分频将3个2分频串联实现8分频电路。8分频电路图如下：波形图如下：将3分频和8分频电路串联可以构成24分频电路图，电路图如下：波形图如下：（4）1000分频电路1000分频电路通过3模10计数器串联而成。模10计数器是由计数器74161来QDQCQBQA=1111时置数，使计数器按如下方式进行循环：0110100001111001101010111100110111101111为了获得占空比接近1:1的输出信号，将QC作为输出，占空比为6:4。电路图如下所示：将3个10分频进行串联获得1000分频的分频器，电路图如下：脉冲发生电路是为计时器提供计时脉冲的，因为设计的是计时器，所以需要产生1Hz的脉冲信号。并且在测频电路中需用到0.5HZ的脉冲信号。EDA实验系统的输入时钟为48MHz，那么要产生0.5Hz的脉冲信号，则要对输入时钟48MHz进行分频，依次进行2次24分频、2次1000分频，1次2分频即可得到24KHZ,1KHZ，1HZ和0.5KHZ的脉冲信号。（2）电路图如下：【2】波形存储器模块 用相位累加器输出的数据作为波形存储器的取样地址，进行波形的相位幅值转换，即可在给定的时间上确定输出的波形的抽样幅值。N位的寻址ROM相当于把的正弦信号离散成具有个样值得序列，若波形ROM有D位数据位，则个样值得幅值以D位二进制数值固化在ROM中，按照地址的不同可以输出相应相位的正弦信号的幅值。相位幅度变换原理图如下图所示：相位幅度变换原理图MIF文件的生成步骤1、 在NEWOther filesMemory Initialization File；点击“OK”；将数据填入，点击“OK”即可；2、 将计算好的正弦的量化数据（可以用Excel输入数据也可利用编成生成）复制到mif文件中，图中显示部分数据：3、ROM建立（在quartus II的界面上双击，调出器件库）。点击“OK”； 选择VHDL，点击“NEXT”； 选择参数，点击“NEXT”； 点击“NEXT”； 选择上步生成的“Mif文件”，点击“NEXT”；之后连续点击“NEXT”，最后点击“Finish”即可； 这样就建立了一个ROM,如图3-1-11所示。ROM模块所确定的最终的波形是取决于mif文件中的数据的，因此要输出其他波形，只需要改变mif文件中的数据便可以了.【3】相位累加器模块（1）设计原理相位累加器由12位加法器与12位寄存器级联构成。每来一个时钟脉冲，加法器将频率控制字K与寄存器输出的累加相位数据相加，再把相加后的结果送至寄存器的数据输入端。寄存器将加法器的上一个时钟作用后所产生的相位数据反馈至加法器的输入端，以使加法器在下一个时钟作用下继续与频率控制字进行相加。这样，相位累加器在时钟作用下，进行相位累加。当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作。（1） 原理图如下：（2） 电路图如下：【4】频率预制和调节电路2、频率预制和调节电路（3） 设计原理 K为相位增量，也叫频率控制字。DDS的输出频率表达式为fout=K* fC/2N，当K=1时，DDS输出最低频率(也即频率分辨率)为fc/2N，而DDS的最高输出频率由Nyquist采样定理决定，即fc/2，也就是说K的最大值为2N-1。因此，只要N足够大，DDS可以得到很细的频率间隔。要改变DDS的输出频率，只要改变频率控制字K即可。设计模块时，用74161设计模256模块，1HZ信号输入让其变化。该模块有清零和保持端，由开关控制，以便计数到需要值时保持或清零。输出作为频率控制字低八位，高四位置零，输入累加器进行累加。（a） 预制电路图如下：（b） 频率控制：由频率控制字控制频率的低8位，使频率在0Hz256Hz间变化，从而达到控制频率的目的（c） 相位控制 由相位控制字控制相位的高4位，使相位较大幅度的变化，从而达到改变相位的目的。【5】DDS电路利用LPM_MUX实现波形选择，从正余弦、三角波、锯齿波、方波选择波形输出。总DDS电路图如下：【6】译码模块（1）设计原理： 频率控制字和相位控制字都是四位的二进制码，要转换成8421BCD码才能在数码管上显示。因此先通过译码电路实现此转换再输入显示电路。（2）电路图如下：【7】显示模块8、显示电路 因为用的是8位控制字，而实验中只有8位数码管，其中4位用来测频，另外4位用来显示频率或相位字，所以本次实验用到显示复用。（1）24选12电路通过开关K控制，选择显示频率字或是相位字（2）显示电路（3）将24选12与显示电路组合而成总的显示电路，电路图如下：【8】测频模块（1）设计原理测频就是计算1秒钟内脉冲的个数。我们利用计数器和锁存器实现这一功能。由于累加器以频率控制字K为间隔,当累加器满量时就会产生一次溢出,完成一次周期性的动作,这个周期也就是DDS信号的一个频率周期,所以将累加器的最高位作为测频电路技术器的脉冲。将1HZ的时钟信号二分频,得到0.5Hz。将0.5Hz脉冲送入锁存器的时钟端,0.5Hz反相延时后的脉冲送入计数器的清零端。这样就使计数器在2s的脉冲周期内,1s内清零,1s内计数。由于锁存器的脉冲和计数器的脉冲是反相的,且有一定的延时,所以当锁存器有效脉冲来到时,计数器是清零状态,锁存器就锁存前1s内计数器的计数信号。这样就完成了1s内的脉冲计数,再将锁存器的输出送入译码显示电路,就可以在数码管上显示波形频率了。（2）原理图如下：（3）电路图如下：5.调试、仿真、编程下载过程1、调试先保存，将上述电路以字母输入方式输入并保存在工程文件夹中。再将文件置顶，最后进行编译，在主菜单 中选择processing项，在弹出的对话框中选择Start complication键，则编译开始。在编译过程中，若有任何信息、错误和警告消息，都将显示在自动打开的Message-Compiler窗口中；若由于文件出错而没有通过，则需要返回原文件进行修改，修改后存盘，再编译直至文件通过。2、仿真新建一个“Vector Waveform file”文件，并在下拉列表中选.vwf扩展名，生成波形文件。右键单击，在弹出的菜单中选Enter Nodes Frome SNF,在弹出的对话框中选择要观测的节点。选OptionGrid Size和FileEnd Time，设置相应选项，并给输入引脚加上适当的信号。然后，选FileSave保存。接着选择主菜单中的Simulator项，打开模拟器，点击Start开始仿真3、下载（1） 在主菜单Assignments中选择Device项，在弹出的对话框中选择相应的器件EP1C12Q240C8。（2） 在主菜单Assignments 选“Pins”，打开平面布置图编辑器窗口，将设计的电路图中的各输入输出锁定在相应的管脚上。具体管脚号参见课程设计参考资料附录五。（3） 在主菜单选FileSave保存文件，再次编译项目，生成.sof文件，以用于下载。（4） 在主菜单Tool