基于FPGA模数转换控制器的设计.doc

EDA课程设计任务书1、 设计题目：基于FPGA模数转换控制器的设计2、 设计目的：（1） 熟悉掌握VHDL语言设计基本知识，熟练运用Quartus软件对各单元电路进行软件模拟、仿真；（2） 学习用状态机对A/D转换器ADC0809的采样控制电路的实现，使设计能够实现8路数据的采集；（3） 通过本次课程设计的学习，复习所学的专业知识，使课堂学习的理论知识应用于实践，通过本次课程设计的实践提高我们的实践操作能力、提高分析问题和解决问题的能力。3、 设计要求： （1） 给出模数转换采样控制电路的方案设计，利用Quartus软件进行软件模拟、仿真；要求能够实现8路数据的采集。分析A/D转换原理及时序、建立项目的实施方案，并画出控制状态图；（2） 认真完成设计后，提交课程设计报告：给出控制器的方案设计，包括综合设计概况、主要技术指标、相应模块的实现方法；模块的电路原理图；所采用的器件资料，等等。报告格式参照中原工学院毕业设计指导手册。4、 设计内容：利用Quartus软件对本次设计（模数转换采样控制电路）进行文本编辑输入和仿真测试；给出仿真波形；最后进行引脚锁定并进行测试，硬件验证编程电路对ADC0809的控制功能。目录一、 概述(4)二、 设计内容(5) l 2.1 设计原理l 2.1.1 ADC0809引脚图及功能介绍l 2.1.2 用状态机对ADC0809的采样控制电路的实现l 2.1.3 对ADC0809的控制功能的电路描述的程序l 2.2 设计流程l 2.2.1 建立工程文件夹和编辑设计文件l 2.2.2 编译前设置l 2.2.3 全程编译l 2.2.4 时序仿真三、 心得体会(12)一.概述随着现代芯片工艺的改进，FPGA的等效系统门达到到几百万门，而且工作频率也随之提高。FPGA也就大量的在电子产品中出现，得到了广泛的应用。芯片设计的工艺的改进，45nm工艺的出现，使得FPGA成为必不可少的流行的实惠的器件。FPGA 最大的特点就是灵活，实现你想实现的任何数字电路，可以定制各种电路。减少受制于专用芯片的束缚。真正为自己的产品量身定做。在设计的过程中可以灵活的更改设计。而且它强大的逻辑资源和寄存器资源可以让你轻松的去发挥设计理念，其并行执行，硬件实现的方式可以应对设计中大量的高速电子线路设计需求。 FPGA比DSP拥有更快的速度，可以实现非常复杂的高速逻辑，FPGA比ASIC（专用芯片）有更短的设计周期和灵活性，免去昂贵的开版费用，而且可以随时裁减，增加你想要的功能达到规避设计风险，回避芯片厂商的限制。另外知识产权的概念不断涌现，仿制别人抄袭，FPGA完全让设计的智慧得以保护。让公司的利益在较长时间内得到保证。随FPGA芯片供应商的重视和第三方公司的重视，现在有非常现成的IP核被提供，进一步缩短设计周期缩短，减小开发成本。FPGA具有可编程逻辑器件现场可编程的灵活性，又具有门陈列器件功能强、高集成度和高速度的优点，因此在要求功能越来越强，体积越来越小，功耗越来越低的现代通信系统设计中被越来越广泛的应用。随着超大规模集成电路的发展，尤其是微电子技术和计算机技术的迅猛发展和广泛应用，数字化成为目前通信技术发展的趋势，它具有可靠性高，灵活性强，易大规模集成等优点，日益受到重视。目前，数字化的手段主要有专用集成电路(ASIC)和通用数字信号处理器(DSP)。专用集成电路优点是处理速度快，缺点是灵活性差。DSP能完成十分复杂的算法，使用灵活，易实现模块化，缺点是受处理器速度的限制。FPGA提供了实现数字信号处理的第三种解决方案，它结合了ASIC和DSP两种方式的优势，既具有很高的处理速度，又具有一定的灵活性。大规模可编程逻辑器件FPGA因其成本低，静态可重复编程和动态在系统重构等优点，已成为目前应用最为广泛的可编程专用集成电路。Quartus II 是Altera的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具.此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 本次设计以FPGA芯片ADC0809为核心利用VHDL语言设计来实现模数转换采样控制电路。其顶层采用原理图设计方式，各模块采用VHDL语言设计，完成了对模数转换采样控制电路的软件仿真和硬件电路设计。FPGA设计人体分为系统规范、设计输入、综合、功能仿真（前仿真）、实现、时序仿真（后仿真）、配置下载等六个步骤整个系统是在Quartus环境下，利用VHDL语言实现的，在环境下经系统仿真实现模数转换采样控制系统。二.设计内容2.1 设计原理2.1.1 ADC0809引脚图及功能介绍ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。转换时间约100s，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。图1 ADC0809的引脚图图2 ADC0809工作时序图上图1和图2分别是ADC0809的引脚图、A/D转换时序，下图3为其采样控制状态图。时序图中，START为转换启动控制信号，上升沿有效；一旦START有效后，状态信号EOC即变为低电平，表示进入转换状态，转换时间约100微秒。转换结束后，EOC将变为高电平。此后外部控制可以使OE由低电平变为高电平（输出有效），此时，0809的输出数据总线D7.0从原来的高阻态变为输出数据有效。由状态图也可以看到，在状态st2中需要对0809工作状态信号EOC进行测试，如果为低电平，表示转换没有结束，仍需要停留在st2状态中等待，直到变成高电平后才说明转换结束，在下一时钟脉冲到来时转向状态st3.在状态st3，由状态机向0809发出转换好的8位数据输出允许命令，这一状态周期同时可作为数据输出稳定周期，以便能在下一状态中向锁存器中锁入可靠的数据。在状态st4，由状态机向FPGA中的锁存器发出锁存信号（LOCK的上升沿），将0809输出的数据进行锁存。图3 控制ADC0809采样状态图2.1.2用状态机对ADC0809的采样控制电路的实现Quartus II 是Altera的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。利用Quartus对电路进行文本编辑输入和仿真测试；给出仿真波形。最后进行引脚锁定并进行测试，硬件验证电路对ADC0809的控制功能。本次设计描述的状态机属于Moore机，由二个主控进程构成，外加一个辅助进程，即锁存器进程LATCH1,各进程分工明确。状态及结构框图1如下所示：图4 采样状态机结构框图在一个完整的采样周期中，状态机中最先被启动的是以CLK为敏感信号的时序进程，接着组合进程COM被启动，因为他们以信号current_state为敏感信号。最后被启动的是锁存器进程，它是在状态机进入状态st4后才被启动的，即此时LOCK产生了一个上升沿信号，从而启动进程LATCH1，将0809在本采样周期输出的8位数据锁存到寄存器中，以便外部电路能从Q端读到稳定正确的数据。2.1.3 对ADC0809的控制功能的电路描述程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISPORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK : IN STD_LOGIC; EOC : IN STD_LOGIC; ALE : OUT STD_LOGIC; START : OUT STD_LOGIC; OE : OUT STD_LOGIC; ADDA : OUT STD_LOGIC; LOCK0 : OUT STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS (st0, st1, st2, st3,st4) ; SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGINADDA = 1; Q = REGL; LOCK0 ALE=0;START=0;LOCK=0;OE=0; next_state ALE=1;START=1;LOCK=0;OE=0;next_state ALE=0;START=0;LOCK=0;OE=0; IF (EOC=1) THEN next_state = st3; ELSE next_state ALE=0;START=0;LOCK=0;OE=1; next_state ALE=0;START=0;LOCK=1;OE=1; next_state next_state = st0; END CASE ; END PROCESS COM ; REG: PROCESS (CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN current_state=next_state; END IF; END PROCESS REG ; LATCH1: PROCESS (LOCK) BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL = D ; END IF; END PROCESS LATCH1 ; END behav;2.2 设计流程2.2.1 建立工程文件夹和编辑设计文件（1） 新建文件夹ADCINT（2） 输入源程序。打开Quartus，选择FileNew，在New窗口中的Device Design Files中选择编译文件的语言类型为VHDL File，输入2.1.3中的程序。（3） 文件存盘。FileSave As命令，注意存盘文件名应与实体名一致。当出现下图5时，就直接单击“是”