cmos版图设计电气与电子工程系毕业论文.doc

目 录摘要.第1章 引言. 1.1CMOS运放工艺技术的发展水平. 1.2放大器的发展趋势.第2章 CMOS运算放大器电路图. 2.1 Pspice软件介绍. 2.1.1 Pspice运行环境. 2.1.2 Pspice功能简介. 2.2 CMOS运算放大器电路图的制作.2.3 小结.第3章 版图设计. 3.1 L-EDIT软件介绍. 3.2 规则选取. 3.3 版图制作. 3.3.1 PMOS版图设计. 3.3.2 NMOS版图设计. 3.3.3 CMOS运算放大器版图设计. 3.3.3.1 最初构想. 3.3.3.2 优化设计. 3.3.3.3 小结.第4章 仿真. 4.1 DRC仿真. 4.2 LVS 对照.第5章 总结.附录.参考文献.致谢.摘 要 介绍了CMOS运算放大电路的版图设计。并对PMOS、NMOS、CMOS运算放大器版图、设计规则做了详细的分析。通过了设计规则检查（DRC）和版图与原理图对照（LVS）表明，此方案已基本达到运放电路的要求。关键词： CMOS 放大器 NMOS PMOS 设计规则检查 版图与原理图的对照AbstractIntroduced a CMOS Operational Amplifier layout. And PMOS, NMOS, CMOS op-amp layout, design rule has done a detailed analysis. Through the design rule checking (DRC) and LVS control (LVS) shows that this program has been basicallyreached the requirements of operational amplifier circuits.Keywords: CMOS Amplifer NMOS PMOS DRC LVS 引言集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。近几年，中国集成电路产业取得了飞速发展。中国集成电路产业已经成为全球半导体产业关注的焦点，即使在全球半导体产业陷入有史以来程度最严重的低迷阶段时，中国集成电路市场仍保持了两位数的年增长率，凭借巨大的市场需求、较低的生产成本、丰富的人力资源，以及经济的稳定发展和宽松的政策环境等众多优势条件，以京津唐地区、长江三角洲地区和珠江三角洲地区为代表的产业基地迅速发展壮大，制造业、设计业和封装业等集成电路产业各环节逐步完善。2006年中国集成电路市场销售额为4862.5亿元，同比增长27.8%。其中IC设计业年销售额为186.2亿元，比2005年增长49.8%。2007年中国集成电路产业规模达到1251.3亿元，同比增长24.3%，集成电路市场销售额为5623.7亿元，同比增长18.6%。而计算机类、消费类、网络通信类三大领域占中国集成电路市场的88.1%。目前，中国集成电路产业已经形成了IC设计、制造、封装测试三业及支撑配套业共同发展的较为完善的产业链格局，随着IC设计和芯片制造行业的迅猛发展，国内集成电路价值链格局继续改变，其总体趋势是设计业和芯片制造业所占比例迅速上升。集成电路掩模版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。集成电路掩模版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。但它更需要设计者的创造性、空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日新月异的集成电路发展密切关注和探索。CMOS 电路的发展和特点 互补金属-氧化物-半导体集成电路，简称CMOS电路，是集成电路中于六十年代后期才发展起来的后起之秀。大家知道，半导体概念虽然早在三十年代初期就已经提了出来。但是由于当时对半导体表面的认识不足和实际工艺控制不良，所以真正的场效应器件一直未能付诸实现。只有到了六十年代，随着平面型晶体管的发展，以及人们对于半导表面性质认识的深化，特别是具有优良性能的热生长二氧化硅薄膜的成功生长，才导致MOS绝缘栅场效应晶体管和MOS集成电路的问世。 互补型MOS集电路，也早在1963年首先由万勒斯（F。M。Wanlass）和萨（C。T。Sah）在国际固体电路会议上提出。他们发表了题为“使用场效应金属氧化物半导体三极管的毫微瓦逻辑”的文章。他们的工作表明，采用硅平面工艺制成的一对增强的P沟道和N沟道互补MOS场效应晶体管可以组成一个基本倒相器具。如1。1所示。上方为一个N沟道MOS场效应晶体管，下方为一个P沟道场效应晶体管。他们用由这种倒相器组成的三级环形振荡器测量了电路的延迟时间。指出这样的逻辑电路具有极低的静态功耗，高的输入阻抗和较快的工作速度。同时还指出用互补电路形式组成其他逻辑电路，如或非门、置位复位触发器的可能性。他们的工作为CMOS集成电路奠定了基础。但是因为要在同一硅片上制作两种沟道的MOS场效应晶体管，又都要保证增强型工作，其工艺难度比单沟道电路大得多。所以直到六十年代末期才由美国无线电公司生产出CMOS集成电路供应市场。 一旦CMOS集成电路在电子领域中崭露头角，由于它本身的优异性能，立刻受到人们的极大重视，发展极为迅速。美国、日本等国家的各主要半导体厂家竞相生产。电路产量成倍增长，电路品种日新月异，电路规模逐步加大。例如1973年在美国半导体通用逻辑电路的生产中，CMOS电路仅占第四位，次于TTL电路，ECL电路和DTL电路。但是自1975年以来，它就大大地超过了ECL和DTL电路而跃居第二位。不仅取代了速度慢、功耗大的PMOS电路，而且也压倒了除去TTL电路以外的一切双极型电路。表1-1中给出美国各类半导体逻辑电路（不包括存贮器和微处理机）近年来的发展情况。可以看出，CMOS电路至今仍然保持着蓬勃发展的趋势。 几年来CMOS电路的品种和参量指标也不断提高。例如美国无线电公司的CD4000系列已从几十种发展到一百多种。其中增加了高速系列和许多中、大规模电路。电源电压的花园也由318伏扩大到320伏。美国国家半导体公司生产了74C系列的CMOS电路产品，它是与是TTL电路的7400系列具有相同的管脚排列，因而可以直接取代之。此外费尔查德公司发展了等平面工艺的CMOS电路，哈里斯公司研制了介质隔离的CMOS电路产品，均使电路性能不断提高。特别是用SOS工艺制成的CMOS1024位的随机存取存贮器以及CMOS微处理机进入市场，标志着CMOS电路已经进入了大规模电路的领域。为了进一步提高CMOS电路的集成度，各厂家也正从事一些新工艺方案和新线路形式的研究。例如美国无线电公司的闭合CMOS逻辑（C2L），菲利浦公司应用局部氧化工艺于CMOS电路（Locmos）, 都可以大大减小隔离面积，使集成度进一提高。东芝公司的致力态时钟CMOS电路（C2MOS），也可以减小器件的数目。 我国CMOS集成电路在七十年代初已有单位从事研制和生产。四机部主持的全国CMOS电路品种优选和联合设计定型工作，更加促进了CMOS电路的发展。目前生产的单位已经普及全国，品种也大为增加。 CMOS电路的发展如此迅速是与它本身具有的优良性能分不开的。CMOS电路与其他类型逻辑电路的比较在表1-2中给出。 可以看出，CMOS电路的静态功耗极低，动态功耗比例于工作频率。其逻辑摆幅大，抗干扰能力很强，特别适宜于噪音环境恶劣 条件下工作。它的工作速度也较快，一般工艺的CMOS电路比单沟道的MOS电路要快，而SOS工艺的CMOS电路可以与双极型的TTL电路媲美，但功耗要低几个数量级。此外，CMOS电路的工作电源电压范围很宽，只需要单一电源工作，对电源的稳定度要求不高，便于与其他类型电路接口。但是因为CMOS电路隔离工艺采用的隔离环占用面积较大，影响集成的提高。图1。2中给出CMOS与其他电路版图尺寸的比较。所以改进CMOS电路的隔离工艺以提高集成度，是它的一个主要问题。由于CMOS电路的工艺难度较高，成本较贵。故初期发展的CMOS电路大多局限应用于功耗的特殊领域中，如宇般电子仪器和电子手表等。但是随着工艺水平的不断提高，CMOS电路的成本也在逐步下降。目前功能和集成度与TTL电路相当的CMOS电路，其成本已接近或略低于TTL电路了，这为CMOS电路的广泛应用开辟了极好的前景。版图设计 为了把设计的线路生产为集成电路，还必须进行版图设计。即根据线路中各器件的尺寸和互连进行合理的布局。版图设计的优劣，很大程度上决定了产品的成品率和可靠性。在版图设计中的考虑原则是尽可能缩小有源区（即仅包括器件和互连引线部分，不包括键合点。这不仅可以减小芯片面积，而且有利于成品率提高。电源线和地线的走线要通畅，减小串联电阻，保证电路的参量指标。在可能的条件下，引线孔尽量开大，保证接触良好。现代化的计算机辅助制版技术，能大大减小人力，做出最佳图形，特别是为大规模集成电路所必需。第二章 CMOS运放电路图的制作2.1 Pspice软件介绍随着电子计算机技术的发展，计算机辅助设计已经逐渐进入电子设计的领域。模拟电路中的电路分析、数字电路中的逻辑模拟，甚至是印制电路板、集成电路版图等等都开始采用计算机辅助工具来加快设计效率，提高设计成功率。而大规模集成电路的发展，使得原始的设计方法无论是从效率上还是从设计精度上已经无法适应当前电子工业的要求，所以采用计算机辅助设计来完成电路的设计已经势在必行。同时，微机以及适合于微机系统的电子设计自动化软件的迅速发展使得计算机辅助设计技术逐渐成为提高电子线路设计的速度和质量的不可缺少的重要工具。 在电路设计工作方面，最初使用的是Protel公司DOS版本的Tango软件，在当时这一软件被看作是多么的先进，因为在这以前没有人能像电脑那样快速、准确的画出电路图，制出电路板。如今，随着Windows95/98及NT操作系统的出现，一些更方便、快捷的电路设计软件应运而生。如：Tango、Protel、OrCAD、PSpice、ElectronicsWorkbench、VeriBest、PAD2000等。 PSpice是较早出现的EDA(ElectronicDesignAutomatic,电路设计自动化)软件之一，也是当今世界上著名的电路仿真标准工具之一，1984年1月由美国Microsim公司首次推出。它是由Spice发展而来的面向PC机的通用电路模拟分析软件。 Spice(SimulationProgramwithIntegratedCircuitEmphasis)是由美国加州大学伯克利分校开发的电路仿真程序，它在众多的计算机辅助设计工具软件中，是精度最高、最受欢迎的软件工具。随后，版本不断更新，功能不断完善。基于DOS操作系统的PSpice5.0以下版本自80年代以来在我国得到广泛应用。目前广泛使用的PSpice5.1以后版本是Microsim公司于1996年开发的基于Windows环境的仿真程序，并且从6.0版本开始引入图形界面。1998年著名的EDA商业软件开发商OrCAD公司与Microsim公司正式合并，自此Microsim公司的PSpice产品正式并入OrCAD公司的商业EDA系统中,成为OrCAD/PSpice。但PSpice仍然单独销售和使用，推出的最新版本为PSpice9.1。 PSpice软件具有强大的电路图绘制功能、电路模拟仿真功能、图形后处理功能和元器件符号制作功能，以图形方式输入，自动进行电路检查，生成网表，模拟和计算电路。它的用途非常广泛，不仅可以用于电路分析和优化设计，还可用于电子线路、电路和信号与系统等课程的计算机辅助教学。与印制版设计软件配合使用，还可实现电子设计自动化。被公认是通用电路模拟程序中最优秀的软件，具有广阔的应用前景。这些特点使得PSpice受到广大电子设计工作者、科研人员和高校师生的热烈欢迎，国内许多高校已将其列入电子类本科生和硕士生的辅修课程。 在国外，PSpice软件的使用非常流行。在大学里，它是工科类学生必会的分析与设计电路工具；在公司里，它是产品从设计、实验到定型过程中不可缺少的设计工具。世界各国的半导体元件公司为它提供了上万种模拟和数字元件组成的元件库，使PSpice软件的仿真更可靠，更真实。 PSpice软件几乎完全取代了电路和电子电路实验中的元件、面包板、信号源、示波器和万用表。有了此软件就相当有了电路和电子学实验室。 PSpice的优越性 电路设计软件有很多，它们各有特色。如Protel和Tango，它对单层/双层电路板的原理图及PCB图的开发设计很适合，而对于布线复杂，元件较多的四层及六层板来说OrCAD更有优势。但在电路系统仿真方面，PSpice可以说独具特色，是其他软件无法比拟的，它是一个多功能的电路模拟试验平台，PSpice软件由于收敛性好，适于做系统及电路级仿真，具有快速、准确的仿真能力。其主要优点有： 1.图形界面友好，易学易用，操作简单 由Dos版本的PSpice到Windows版本的PSpice，使得该软件由原来单一的文本输入方式而更新升级为输入原理图方式，使电路设计更加直观形象。PSpice60以上版本全部采用菜单式结构，只要熟悉Windows操作系统就很容易学，利用鼠标和热键一起操作，既提高了工作效率，又缩短了设计周期。即使没有参考书，用户只要具备一定的英语基础就可以通过实际操作很快掌握该软件。 2.实用性强，仿真效果好 在PSpice中，对元件参数的修改很容易，它只需存一次盘、创建一次连接表，就可以实现一个复杂电路的仿真。如果用Protel等软件进行参数修改仿真，则过程十分繁琐。在改变一个参数时，哪怕是一个电阻阻值的大小都需要重新建立网络表的连接，设置其他参数更为复杂。 3.功能强大，集成度高 在PSpice内集成了许多仿真功能，如：直流分析、交流分析、噪声分析、温度分析等，用户只需在所要观察的节点放置电压（电流）探针，就可以在仿真结果图中观察到其“电压（或电流）-时间图”。而且该软件还集成了诸多数学运算，不仅为用户提供了加、减、乘、除等基本的数学运算，还提供了正弦、余弦、绝对值、对数、指数等基本的函数运算，这些都是其他软件所无法比拟的。 另外，用户还可以对仿真结果窗口进行编辑，如添加窗口、修改坐标、叠加图形等，还具有保存和打印图形的功能，这些功能都给用户提供了制作所需图形的一种快捷、简便的方法。因此，Windows版本的PSpice更优于Dos版本的PSpice，它不但可以输入原理图方式，而且也可以输入文本方式。无疑是广大电子电路设计师的好帮手。2.1.1 PSPICE6.3运行环境 硬件环境：486以上的IBMPC机或兼容机，8M以上内存，最好有80M以上硬盘空间（PSPICE6.3完全安装将占用63M左右的空间），标准键盘及VGA以上显示适配器，鼠标，CD-ROM驱动器（用于安装PSPICE）。 软件环境：Windows3.X、Windows95或WindowsNT3.51以上。 2.1.2 PSPICE功能简介 PSPICE6.3可执行的主要分析功能如下： 1. 直流分析： 包括电路的静态工作点分析；直流小信号传递函数值分析；直流扫描分析；直流小信号灵敏度分析。在进行静态工作点分析时，电路中的电感全部短路，电容全部开路，分析结果包括电路每一节点的电压值和在此工作点下的有源器件模型参数值。这些结果以文本文件方式输出。 直流小信号传递函数值是电路在直流小信号下的输出变量与输入变量的比值，输入电阻和输出电阻也作为直流解析的一部分被计算出来。进行此项分析时电路中不能有隔直电容。分析结果以文本方式输出。 直流扫描分析可作出各种直流转移特性曲线。输出变量可以是某节点电压或某节点电流，输入变量可以是独立电压源、独立电流源、温度、元器件模型参数和通用（Global）参数（在电路中用户可以自定义的参数）。 直流小信号灵敏度分析是分析电路各元器件参数变化时，对电路特性的影响程度。灵敏度分析结果以归一化的灵敏度值和相对灵敏度形式给出，并以文本方式输出。 2. 交流小信号分析： 包括频率响应分析和噪声分析。PSPICE进行交流分析前，先计算电路的静态工作点，决定电路中所有非线性器件的交流小信号模型参数，然后在用户所指定的频率范围内对电路进行仿真分析。 频率响应分析能够分析传递函数的幅频响应和相频响应，亦即，可以得到电压增益、电流增益、互阻增益、互导增益、输入阻抗、输出阻抗的频率响应。分析结果均以曲线方式输出。 PSPICE用于噪声分析时，可计算出每个频率点上的输出噪声电平以及等效的输入噪声电平。噪声电平都以噪声带宽的平方根进行归一化。它们的单位是V/Hz1/2。 3. 瞬态分析： 即时域分析，包括电路对不同信号的瞬态响应，时域波形经过快速傅里叶变换（FFT）后，可得到频谱图。通过瞬态分析，也可以得到数字电路时序波形。 另外，PSPICE可以对电路的输出进行傅里叶分析，得到时域响应的傅里叶分量（直流分量、各次谐波分量、非线性谐波失真系数等）。这些结果以文本方式输出。 4. 蒙特卡罗（=-Monte Carlo）分析和最坏情况（Worst Case）分析： 蒙特卡罗分析是分析电路元器件参数在它们各自的容差（容许误差）范围内，以某种分布规律随机变化时电路特性的变化情况，这些特性包括直流、交流或瞬态特性。 最坏情况分析与蒙特卡罗分析都属于统计分析，所不同的是，蒙特卡罗分析是在同一次仿真分析中，参数按指定的统计规律同时发生随机变化；而最坏情况分析则是在最后一次分析时，使各个参数同时按容差范围内各自的最大变化量改变，以得到最坏情况下的电路特性。2.2 cmos运算放大器原理图的制作1.点开PSPICE软件中的FILE菜单，进入NEW中的PROJECT 图2.1-1 PSPICE创建项目2.进入后NEW PROJECT对话框后，输入个保存名,点击OK键，出现CREATE PSPICE PROJECT对话框选择CREATE A BKANK PRO就建立了一个制作文件。图2.1-2 建立新项目3.进入制作页面后就点击，进行元件的添加并利用右边的工作栏,完成CMOS制作。 图2.1-3 元件选择对话框4.PLACE PART 对话框中单击右边的ADD LIBRARY就会弹出元件选择的对话框BROWSE FILER，然后找到LIBRARY，双击它然后在后一级才单中双击PSPICE就进入元件库。 图2.1-4 元件库的选择对话框5.由于CMOS运放是由8个PMOS和7个NMOS构成，所以在元件库中双击BREAKOUT。 图2.1-5 元件库在PLACE PART对话框中找出8个MBREAKP4(PMOS)和7个MBREAKN4(NMOS)，将选好的器件放到制作面上，这样就将主要元件选好。 图2.1-6 电路图的主要器件6.在制作面上单击右边工具栏的就可以将元件按图连接，在中可以提出接地点，在开始找元件的库中双击SOURE可以将需要的电源找出连接就将整个电路图做好。 图2.1-7 CMOS差分放大电路7.在连好的PMOS和NMOS上先选中,然后单击右键，在EDIT PSPICE MODLE中将器件的参数设置好。图2-9 器件模型的修改8.参数设置完后一个完整的电路就完成了。图2-10 CMOS运放电路图9.在PSPICE菜单中点击VIEW NETLIST建立网表保存起来。2.3 小结 CMOS运算放大电路主要是由PMOS和NMOS构成,所以在画图的时候只要注意在NMOS和PMOS的参数设置上按照要求,就能够画出完整的电路图,方便后面的LVS对照，在电源的方面没多大的影响。第三章 CMOS运算放大器版图设计3.1 L-EDIT软件介绍Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。3.2 规则选取设计规则的作用:1设计规则规定了生产中可以接受的几何尺寸的要求和达到的电学性能。2对设计和制造双方来说，设计规则既是工艺加工应该达到的规范，也是设计必循遵循的原则.3设计规则表示了成品率和性能的最佳折衷设计规则有以下几种类型：Minimum Width（最小宽度）、Exact Width （精确尺寸）、Not Exist、Spacing（最小间距）、Surround（最小覆盖）、Overlap（最小交叠）、 Extension（范围）、Density(密度) 。1. imum Width （最小宽度） 该层上所有object在任意方向上的宽度2. Exact Width（精确尺寸）该层上所有object在特定方向上的准确宽度3. Not Exist在指定的层上，所有object都不能存在.这是唯一不含距离的规则4. Spacing （最小间距） 在指定的层上或者在指定的两层之间的object的最小间距5. Surround（最小覆盖）一个层上的物体，在每个方向上，被另一层上的物体至少要环绕x各单位6. Overlap（最小交叠）一个层上的物体必须与另一个层上的物体交叠的最小尺寸。重叠大于规定距离或边缘重合都不算违规7. Extension （范围）一个层上的物体必须超过另一个层上的物体的边界的最小尺寸。当：距离超过指定数字，只有一边刚好重合，其他都在物体之外、 被完全surround 的时候，不算是违背规则8. Density(密度)按照规则，查找layer1下拉选框中制定的密度推导层中的对象，并对其加以标志。Layer1下拉选框中制定的图层必须是密度类型的推导层。如有多变性输出到密度层，就构成违规3.3 版图制作3.3.1 PMOS版图设计 1将屏幕改为256色，打开L-Edit程序，系统自动将工作文件命名为L ayout1.sdb；2选择save as命令，将文件另存为新文件名；3取代设定：选择Replace setup命令，进行设计规则取代；4编辑组件，进行环境设定：选择setupdesign命 令对单位格点等进行设定；5选取图层：在左边有个图层面板，可以选择要绘制的图层；6绘制N Well：L-Edit编辑环境假设是P衬底， 所以可以直接绘制N Well区域； 图3.3-1 绘制N阱7制Active 图层，即工作区； 图3.3-2 绘制Active8计规则检查：版图必须配合设计规则进行绘制，利用DRC可以确保流程效率。 图3.3-3 查看规则9制P Select图层：定义P型掺杂的范围，P Select图和Active交集处定义为 pdiff； 图3.3-4 P掺杂10绘制poly 图层; 图3.3-5 绘制poly图层11绘制Active Contact图层：用来作源/漏信 号外接连线; 图3.3-6 Active 接触孔12绘制Metal1图层;进行DRC检查后保存结果. 图3.3-7 PMOS管PMOS方法和画NMOS雷同，所需要注意的是应为L-Edit编辑环境假设是P衬底，所以可以直接N-select图层。3.3.3 CMOS 运放版图设计3.3.3.1 最初构想：CMOS运算放大器的电路如图1-1所示，器件的宽长比以标在图中。它由偏置电路、差分电路、共源放大级、输出缓冲等4个部分组成。偏置电路由M14、M15和M91、M101组成，它们分别为M5和输出级提供偏置电流。M91和M101为源跟随缓冲级提供偏置。差分放大级由M1M4和M6组成，M1和M2管构成源端耦合对，M5管和M6管构成电流镜，用于为耦合对提够偏置电流源ISS。共源放大级由M7管、M8管和M13管组成，输出缓冲级由M9和M10组成。图3.3.3-1 CMOS运放电路图差分电路在运算放大电路中，差分放大在输入级起着重要的作用，它的性能好坏影响着整个运放的品质。因此，这里要求CMOS要有很好的匹配。这个差分电路是由2个PMOS和3个NMOS构成，其中PMOS的W/L=70/5,而NMOS的W/L=15/5，所以我们可以把器件分成多个PMOS或NOMS并联来减小寄身参数。在设计PMOS和NMOS时已经做了改进，也为了能够让版图能够 更匹配，就要让器件尽可能的靠近，然后就按照电路图将各端点连接起来。图3.3.3-2 差分电路设想1. 将PMOS和NMOS按设计总图位置放好，然后将PMOS栅极联在一起，并画出VDD和VSS区域。并在VDD区域进行画上源接触孔，目的是为了增加电源线和阱接点。图3.3.3-3 与电源连接2.将差分对NMOS管与PMOS管按照电路图连接起来，并将电流源器件接VSS。图3.3.3-4 与VSS连接3.加入衬底接触，将输入、输出连上图3.3.3-5 差分电路 偏置电路仿照上面步骤14，可得到M14、M15的版图，如图： 图3.3.3-6 偏置电路 共源放大级和输出缓冲级这两个部分可看做是一个整体，电容C在次用与降低高频段的增益，起补偿作用，M13在次充当电阻。因此，在设计时主要考虑M91和M101，M9和M10的匹配就可以了，其余的用Metal2做第二层连接。图3.3.3-7 共源放大和输出缓冲最后将所有分离的部分连接起来就形成个一个带补偿的运算放大版图设计。 图3.3.3-8 CMOS运放版图3.3.3.2 优化设计 完成衬底接触后就完成了版图设计，由于是初次进行版图设计，这时的版图还有一些缺陷。但经过老师的检查后发现了一些不足之处，于是采取了一定的优化和修改，具体如下： MOS管我们可以看到在图中有4个这样的管子，它们在电路中的功能不同，M3和M4在电路中为差分电路充当电阻，是为了减小版图面积因此要求的匹配度不高。而M14和M15是为M5提供电流，匹配要求高些。版图设计思路如下： 图3.3.3-9 PMOS器件这是最我开始画出的PMOS版图，可以看到相对与栅长5微米，70微米有些太宽了，因此我决定将器件缩小些。我把它做成4个17.5微米宽的PMOS并且并联起来，这样的结构还是具有同样的栅宽：417.5=70微米。 图3.3.3-10 分离的PMOS器件同时，因为四个栅极并联，按照基本电阻方程，四个相等的电阻并联结果等于原先电阻的四分之一。这样的分裂所产生的总效果是寄身电阻只有原先的电阻的十六分之一。但是这样做也有不足之处，器件之间有段距离会影响匹配，因此这样做可能得不偿失，所以这时的版图还不是完成品，还需要继续优化。下一步我打算对四个器件连接进行优化，利用源漏可以互换的原理，将器件左右翻转，然后进行连接。这时四个PMOS管的源漏以S-D-D-S-S-D-D-S排列。现在就可以将原先独立的源漏区合并起来成为共有的源级或漏级。如图， 图 3.3.3-11 源漏合并这时的PMOS比原来的设计好多了，不仅寄身参数更小，工作速度更快，而且连接也更方便。但版图设计中，因为多晶硅的电阻远大与金属，所以会存在一些潜在的危险。因此，如果可以就尽可能的减少多晶硅的连线。同时我觉得这还不是完全的优化，在查阅图书管资料后发现原来可以将原先突出的金属收缩到器件内部以缩小面积，同时用金属线将分开的多晶硅栅条连接取代原来的多晶硅直接连接，这样连接更可靠，并且信号对每一个栅的传送都是相同的。在图3-12同时还可以看到，在MOS管两侧各多了一条陪衬的多晶硅条。因为在分裂器件后，位于最外侧的多晶硅栅极被钻孔的程度比器件内部的多晶硅栅极大，导致4个并行的MOS管间出现失配。加入陪衬多晶硅的作用就是减小钻孔蚀对最外侧多晶硅条的影响。如下图， 图3.3.3-12 外围金属线内缩这是目前我所能画出的比较优化的版图，我的每一次努力都是为了确保寄身元件对电路的影响最小。 电容设计及计算关于电容，我采用的是多晶硅和扩散区组成的版图，这是单层多晶硅工艺中使用的方法。先在下级电极板区域进行掺杂，这是为了电容器专门增加的一次工艺，然后用常规工艺生长栅氧化层和淀积作为上电极板的多晶硅。 图3.3.3-13 基本电容器同样这里也选择把电容C分成几个器件串联，因此最后的版图设计电容C为下图， 图3.3.3-14 串联电容器这里关于电容的计算我做下说明，因为MOS集成电路中的电容几乎都是平板电容器。平板电容器的电容表示如下： C =OOXWL/TOX COX =OOX/ TOX C = COXWL式中，COX单位面积的栅氧化层电容，单位为F/CM2；O是真空率，其值为8.8510-14 F/CM2; OX是栅介质二氧化硅的相对介电常数，其值为3.84，一般取3.9；TOX是栅氧化层的厚度；W和L是平板电容器的宽度和长度，二者的乘积即为电容器的面积。 提高匹配程度的版图设计在器件匹配中要求比较高的是差分电路中的两个管子，我们知道看一个差分放大的优劣是看两个MOS管的对称度，所以M1和M2的匹配度越好，则器件的品质也越好。由于器件的尺寸都相对较小，和其他的MOS管不好匹配，因此我没有采用资器件对称排布。这使得两个器件x方向和y方向上的工艺梯度互相抵消，而且也使得电路中的热源对这两个器件的影响相同。 图3.3.3-15 共质心连接为了能够将版图的做个更匹配，完成四方交差，将NMOS分成2部分，并连在一起。图3.3.3-16 共质心的NMOS管注： 像这样拆分MOS管能够减小反向偏置的注入区和衬底之间的PN节引入的寄身电容（源区或漏区和衬底之间的耗尽电容），同时还可以减小源区和漏区串联的寄身电阻（大约能减小一半）。其他同型号的NMOS我集中放到同一个衬底上，这样方便源漏合并。如图， 图3.3.3-17 合并的MOS器件 阱连接和衬底连接将N阱连接设计为包围PMOS器件，如图图3.3.3-18 PMOS的N阱设置我们知道在P型衬底上的N阱容易形成一个PN结，为了抑制这种现象我就在PMOS外设计了N阱连接区包围，同时N阱接到正电源Vdd使二极管反偏。 同时根据经验法则要求尽可能多的设置阱连接区，因此我将每个PMOS管都包围起来，然后在阱连接区外在设计衬底接触接到Vss，如图图3-17 PMOS的阱和衬底连接第四章 仿 真仿真是版图设计中很重要的一环，它的实现包括DRC和LVS两种，其中DRC是第一级的检查。电路仅仅是DRC不出错并不以为着版图的接线就正确。而LVS工具不仅能检查部件和布线，而且还能确认他们的值是否正确，晶体管的尺寸是否正确，电容尺寸是否正确，甚至这些器件的类型是否正确。4.1 DRC仿真1.保存版图。 图4.1-1 保存文件2.在TOOLS中点击DRC，就开始运行，出现下面对话框，说明初步检测版图是正确的。图4.1-2 DRC仿真结果4.2 LVS对照1.在L-EDIT中将版图网表提出保存下来。a.在TOOLS文件下找EXTRACT。图4.2-1 进入Extract命令b.点击EXTRACT后会弹出如下图的对话框，然后点击BROWSE，找出版图所选的设计规则，双击版图规则后就做完可运行的前段工作。图4.2-2 Extract窗口C.点击EXTRACT对话框中的RUN，就可以完成网表的提取。2.点开LVS软件 ，点击FILE中的NWE，弹出如下图的对话框。图4.2-3 选择文件类型选中LVS SETUP并单击OK弹出版图与电路图的对照的对话框。图4.2-4 选择文件在LAYOUT中插入版图网表。M1 1 4 16 16 NMOS L=2u W=15u $ (184 19.5 186 34.5)M2 16 4 1 16 NMOS L=2u W=15u $ (176 19.5 178 34.5)M3 1 4 16 16 NMOS L=2u W=15u $ (168 19.5 170 34.5)M4 16 4 1 16 NMOS L=2u W=15u $ (160 19.5 162 34.5)M5 1 4 16 16 NMOS L=2u W=15u $ (152 19.5 154 34.5)M6 16 4 1 16 NMOS L=2u W=15u $ (224 19.5 226 34.5)M7 1 4 16 16 NMOS L=2u W=15u $ (216 19.5 218 34.5)M8 16 4 1 16 NMOS L=2u W=15u $ (208 19.5 210 34.5)M9 1 4 16 16 NMOS L=2u W=15u $ (200 19.5 202 34.5)M10 16 4 1 16 NMOS L=2u W=15u $ (192 19.5 194 34.5)M11 20 20 14 2 PMOS L=2u W=17.5u $ (70.5 -36 72.5 -18.5)M12 14 20 20 2 PMOS L=2u W=17.5u $ (78.5 -36 80.5 -18.5)M13 20 20 14 2 PMOS L=2u W=17.5u $ (86.5 -36 88.5 -18.5)M14 14 20 20 2 PMOS L=2u W=17.5u $ (94.5 -36 96.5 -18.5)M15 14 4 4 16 NMOS L=2u W=17.5u $ (71 15.5 73 33)M16 4 4 14 16 NMOS L=2u W=17.5u $ (79 15.5 81 33)M17 14 4 4 16 NMOS L=2u W=17.5u $ (87 15.5 89 33)M18 4 4 14 16 NMOS L=2u W=17.5u $ (95 15.5 97 33)M19 3 18 5 7 PMOS L=5u W=17.5u $ (-32 -35.5 -27 -18)M20 5 18 3 7 PMOS L=5u W=17.5u $ (-21 -35.5 -16 -18)M21 3 18 5 7 PMOS L=5u W=17.5u $ (-10 -35.5 -5 -18)M22 5 18 3 7 PMOS L=5u W=17.5u $ (1 -35.5 6 -18)M23 4 5 16 6 PMOS L=5u W=17.5u $ (-32 15.5 -27 33)M24 16 5 4 6 P