出租车计费器设计.doc

目录引言11总体设计21.1 设计要求如下：21.2 设计思路21.3出租车计费器工作原理21.4设计流程图32 应用工具介绍42.1 EDA技术介绍42.2 VHDL语言介绍52.3界面介绍63 系统仿真8总结及体会12参考文献13附录14 引言随着我国经济社会的全面发展，各大中小城市的出租车营运事业发展迅速，出租车已经成为人们日常出行选择较为普通的交通工具。出租车计价器是出租车营运收费的专用智能化仪表，是使出租车市场规范化、标准化的重要设备。一种功能完备，简单易用，计量准确的出租车计价器是加强出租车行业管理，提高服务质量的必需品。本设计采用VHDL硬件描述语言作为设计手段，采用自顶向下的设计思路，得到一种出租车计价系统的软件结构，通过Quartus软件下进行仿真，证明所设计的电路系统完成了出租车计价的功能，各项指标符合设计要求。该设计虽然功能简单，智能化水平比较低，但仍具有一定的实用性。该设计是在VHDL的基础上对出租车计价器进行设计来实现其基本功能的，与以往的基于单片机的数模混合电路相比，FPGA具有稳定性好，抗干扰能力强等优点，且非常适合做为出租车计价器的控制核心，所以选择用VHDL来对计价器进行设计来实现其功能。本设计是对出租车计价器的四个模块进行分析的，综述如下：等待时间模块：该模块针对乘客确认下车前的等待而言，比如堵车、中途下车的情况，通过1Hz脉冲计数，每一分钟计时加一，最大计时时间显示为59分钟。路程模块：该模块是对车辆行驶路程进行计数，以1Hz时钟为基础，检测行程脉冲，路程模块中有内部变量来判断路程，当大于3公里时，分别有相应的使能信号对此作出记录，最大路程显示为99公里。计费模块：该模块是基于等待时间模块和路程模块对费用进行控制的。通过内部使能信号分别计算3公里以内、大于3公里以及大于3公里之后等待的费用。本文采用VHDL语言来设计实现出租车计费系统，源程序经美国ALTERA公司的Quartus II软件调试优化，下载到特定芯片后，可应用于实际的出租车计费系统中。1总体设计1.1 设计要求如下：（1）设计一个简易的出租车计费系统，实现计价功能，计费标准为按行程里程收费，起步价为6.00元，当里程小于3公里时，按照起价计费，车行超过3公里后在按1.2元/公里收费，等待累积时间超过2min，按照每分钟1.5元计费。（2）实现车辆行驶的模拟：能模拟汽车的启动，停止，暂停等状态。（3）计费器显示部分设计：用LED数码管实时显示车费和汽车行驶里程，用两位数字显示汽车行驶里程，显示方式为“XX”，单位为km。计程范围为099km，计程分辨率为1km；用五位数字显示总费用，显示方式为“XXX.X”，单价为元。计价范围为0999.9元，计价分辨率为0.1元。1.2 设计思路 输入1个时钟脉冲，经过类似分频之后分别用来模拟时间和路程。对等待时间、路程计数，进而统计费用。系统结构框图如下： 时钟基础时钟计数器1等待时间时钟计数器2里程计费显示图1 系统结构框图时钟 1.3出租车计费器工作原理 实际中出租车计费分三个阶段（1）车起步开始计费。首先显示起步价（本次设计起步费为6.00元）,车在行驶3 km以内，只收起步价6.00元。（2）考虑到等待过程中耗油的的损耗，故当等待时间达到一定量时，收取一定量的等待费。本次的等待费按每超过两分钟按1.5元结算。（3）当行驶里程超过三公里后，则按每公里1.2元收取费用。根据出租车的计费原理，当开始按start键后说明已经有乘客要坐车，此时如果Wait signal键为1时，则说明此时处于等待计时状态，则按等待计费。如果Wait signal键为0，说明此时处于行驶状态，则按行驶计费。行驶过程的计费有里程计费和等待计费，总的费用即两者之和。1.4设计流程图系统流程图如下图所示：开始初始化里程31.2元/公里等待？1.5元/分钟计费YNYN图2 系统设计流程图里程计数时间计数乘客上车后，按下启动按钮，计价器开始工作，首先进入初始化状态，即计程从0开始，计费从6开始。里程计数器开始计数，当路程超过3公里时，计费开始累加，按1.2元每公里计算,当路程超过3公里有等待时，按下等待信号，每等待1分钟费按1.5元每分钟计算。乘客下车后，按下复位键，则所有计数器进入初始状态。2 应用工具介绍2.1 EDA技术介绍EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。EDA是电子设计自动化(Electronic Design Automation)的缩写,在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来。EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计1。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述，针对给定的硬件系统组件，进行编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。也就是说，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换低级的、可与目标器件FPGA/CPLD相映射的网表文件。 在今天，EDA技术已经成为电子设计的普遍工具，无论设计芯片还是设计系统，没有EDA工具的支持，都是难以完成的。EDA工具已经成为设计师必不可少的武器，起着越来越重要的作用。从目前的EDA技术来看，其发展趋势是政府重视、使用普及、应用广泛、工具多样、软件功能强大。EDA技术发展迅猛，完全可以用日新月异来描述。EDA技术的应用广泛，现在已涉及到各行各业。EDA水平不断提高，设计工具趋于完美的地步。2.2 VHDL语言介绍电子设计自动化（EDA）的关键技术之一是要求用形式化方法来描述数字系统的硬件电路。VHDL 硬件描述语言在电子设计自动化中扮演着重要的角色，他是EDA 技术研究的重点之一。VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为ANSI/IEEE的标准（IEEE STD 1076-1987）。1993年更进一步修订，变得更加完备，成为ANSI/IEEE的ANSI/IEEE STD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。VHDL的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。硬件描述语言是EDA 技术的重要组成部分，VHDL 是作为电子设计主流硬件描述语言，VHDL（Very High Speed Integrated Circuit Hardware Description Language）于1983 年由美国国防部发起创建，由IEEE进一步发展并在1987年作为IEEE标准10760发布。因此，VHDL成为硬件描述语言的业界标准之一。VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性，使用VHDL语言，可以就系统的总体要求出发，自上而下地将设计内容细化，最后完成系统硬件的整体设计。一个完整的VHDL程序包括以下几个基本组成部分：实体（Entity），结构体（Architecture），程序包（Package），库（Library）。其中，实体是一个VHDL程序的基本单元，由实体说明和结构体两部分组成，实体说明用于描述设计系统的外部接口信号；结构体用于描述系统的行为，系统数据的流程或系统组织结构形式。程序包存放各设计模块能共享的数据类型，常数，子程序等。库用于存放已编译的实体，机构体，程序包及配置。VHDL 语言的编译环境有不同的版本，我们应用的是Altera 公司的Maxplus 软件，它的操作顺序如下：使用TEXTEDITOR 编写VHDL 程序使用COMPILER 编译VHDL 程序；使用WAVE2FORMEDITOR，SIMULAROT 仿真实验；使用TIMINGANALTZER 进行芯片的时序分析；用FLOORPLANEDITOR 锁定芯片管脚位置；使用PROGRAMMER 将编译好的VHDL 程序下载到芯片中。2.3界面介绍软件打开界面如图3所示：图3 软件打开界面代码输入界面如图4所示：图4 代码输入界面功能仿真界面如图5所示：图5 功能仿真界面波形仿真界面如图6所示：图6 波形仿真界面3 系统仿真 系统仿真是在实际系统上进行实验研究比较困难时适用的必不可少的工具，它是指通过系统模型实验去研究一个已经存在或正在设计的系统的过程，通俗地讲，就是进行模型实验。因而，系统仿真的结果决定整个课程设计任务完成的到位程度。程序输入完成后进行编译，编译完成后，可以对所进行的设计进行仿真，本课程设计的仿真平台是QuartusII软件,通过对VHDL源程序进行编译检错，然后创建波形文件（后缀名为.scf），加入输入输出变量，选择适用的芯片以及设定仿真结束时间，设置好输入初值进行仿真。3.1仿真波形图分析具体封装图如下：图7 系统封装图各信号说明：输入信号:clk:系统时钟信号，频率1Hz； start:启动信号，当start=1时，出租车启动，计数器开始计数；则计数器停止计数； rst:复位信号，当rst=1时，各计数器清0；当rst=0时，计数器可以开始计数,start=1表示计数开始； wait_siignal:等待信号，处于等待状态时由司机输入；输出信号:km0，km1:里程，单位为公里； min0，min1:等待时间，单位为分钟； cost0，cost1，cost2，cost3:费用，单位为元，其中cost0表示小数位。参数设置如下图所示：图8参数设置仿真图其中：clk为100ns，rst=0，start=1。引脚锁定如下图所示：图9 引脚锁定图启动键有效时，由图可知，3公里之内计费显示为6元。图10行驶小于3公里仿真图启动键有效时，由图可知，超过3公里按每公里1.2元累计。图11行驶超过3公里仿真图 启动键有效，超过3公里等待信号有效，由图可知，3公里之内计费显示6元，等待信号有效，超过两分钟每等待一分钟按每公里1.5元的费用计算，里程计数停止，等待时间到继续行驶，里程计数器继续计数。 图12 行驶超过3公里中途等待仿真图行驶途中复位键有效，仿真如图所示：图13 行驶复位仿真图总结及体会通过为期一周的课程设计，出租车计价器系统的设计已基本完成，能按预期的效果模拟汽车启动、等待、停止、复位等功能，并显示车费数目等待时间及行驶路程。出租车计费系统的设计中体现了VHDL覆盖面广，描述能力强，是一个多层次的硬件描述语言及CPLD器件速度快，使用方便，便于修改等特点，本设计在实用方面具有一定的价值。在本次设计中还存在很多不足，可以改进的地方目前有以下几点:一、该设计虽然实现了基本的计费和计程，但是很多问题并没有解决，如本设计只实了一种车速的计费。若要实现出租车的不同档位下的计程计费，还需要进一步讨论。二、该设计智能化水平较低，启动、等待、复位等信号需要人为输入，若在实际中出现操作偏差，会导致计费不准确。通过此次课程设计，我们更进一步的深入了解了VHDL设计语言，并在使用过程中对它有了更深的体会。对编程过程中可能遇到的问题有了一定的了解和解决方法，在理论学习和编程练习以及硬件测试方面都获得了较大的收获，对于今后进行程序设计有很大的帮助。期间要感谢我的老师的悉心指导以及同学们的大力帮助。在此次设计过程中确实遇到了很多困难，但是再大的困难只要有勇气去征服它，那就不是什么困难了。此外，通过本次课程设计，我还有了一定的对学习上的体会，知识的真实魅力其实是在于它因为应用于实践中而产生的实际的生产价值，或者说是给人们带来的巨大的方便，因为它有用了所以我们学起来会更有动力，更能往深里去研究。短短一周的EDA课程设计已经接近尾声了，我们从得知课设题目，查阅资料，到研究出总体设计，详细设计，再到最后的编程上机调试，修改程序，完善程序，收获颇多。由于时间有限和自身能力的欠缺，不足之处还望老师予以指正。 在这一周里我再次增强了对VHDL语言的基本知识，熟悉利用VHDL语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来。VHDL硬件描述语言打破了硬件和软件设计人员之间互不干涉的界限，可以使用语言的形式来进行数字系统的硬件结构、行为的描述，直接设计数字电路硬件系统。通过编程、下载后，该芯片已经具备了原来需要使用复杂的数字电路实现的功能；更加了解和加深了对编制和调试程序的技巧，进一步提高了上机动手能力，培养了使用设计综合电路的能力，养成了提供文档资料的习惯和规范编程的思想。参考文献1.Voknei A.Pedroni.VHDL数字电路设计教程.电子工业出版社，2008.52.潘松，黄继业.EDA技术实用教程（第二版）.科学出版社，2005.23.焦素敏.EDA应用技术.清华大学出版社，2002.44 潘松，黄继业. EDA技术实用教程.科学出版社，2010.6.5 刘江海. EDA技术课程设计.华中科技大学出版社，2009.5.附录library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity taxi isport(clk:in std_logic; start:in std_logic; wait_signal:in std_logic; rst:in std_logic; cost0,cost1,cost2,cost3:out std_logic_vector(3 downto 0); min0,min1:out std_logic_vector(3 downto 0); km0,km1:out std_logic_vector(3 downto 0);end;architecture bhv of taxi issignal mile_clk:std_logic;signal sec,sec1,en1:integer range 0 to 59;signal c0,c1,c2,c3:std_logic_vector(3 downto 0);signal k0,k1,m0,m1:std_logic_vector(3 downto 0);signal en0:std_logic;signal wait_clk,cost_clk:std_logic;beginU2:process(rst,clk,start,wait_signal) -等待时间计数 variable m:integer range 0 to 15; begin if rst=1 then en1=0; m0=0000;m1=0000; elsif start=0then wait_clk=0; elsif clkevent and clk=1 then if wait_signal=1then sec=2 then wait_clk=1;sec=0; if m=15 then m:=0; if m0=1001then m0=0000; if m1=0101then m1=0000; else m1=m1+1; end if; else m0=m0+1; end if; else m:=m+1; end if; elsif sec=59 then sec=0;en1=en1+1; else wait_clk=0; end if; end if;end if; end process;U3:process( rst,clk,start) -检测mile上升沿 begin if rst=1 then mile_clk=0; elsif start=0then mile_clk=0; elsif clkevent and clk=1 then if wait_signal=0 then sec1=sec1+1; if sec1=5 then sec1=0;mile_clk=1; else mile_clk=0; end if;end if; end if; end process;U4:process(rst,start,mi