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基于PC机模拟信号发生器的设计方案 1 绪论1.1 设计的目的和意义模拟信号发生器是1990年代初的一种新仪器,是计算机技术和仪器技术一起综合运用的产物,是一个重大的突破,代表测量仪器的一个发展方向。现在,一些大学已经在实训室中用模拟信号发生器进行实验了。模拟信号发生器用于实验课实训中,对于实验课的建设和进行能够达到很有益的效果1。虚拟仪器具有以下优点:(1) 它可以大大降低建设成本,减少测量仪器和实验室的空间占用,而且更 方便、可靠。(2) 高度集成的基于虚拟仪器的测量调试系统可以获得大量经过测量而出 现的数据。(3) 软件系统把需要测量调试的数据用各种图纹的波动形状表现出来，便于 我们对该系统进行扩充。在进行电子实践实验时，信号发生器是实验室常用且不可缺少的设备,但单独的由物理设备而组成的早期老旧型的信号发生器只能实现某一种固定功能,不仅只能的体现某一种波形图，而且不是一般的昂贵。通过上面,不难看出:在实际的去研究和开发信号发生器时,需要的设计和研发成本往往会很高。购买高精度信号发生器的费用不便宜。该仪器扩展性能不是一般的差,调试起来很不方便,由外部环境所影响。高性价比数模转换器A/D与D/A的研发成功推动了模拟信号发生器的发展，模拟信号发生器的技术能够使用足够量的芯片来测量。系统进行前端的组件设计和软件设计已成为模拟信号发生器技术的动力源泉，而用图形化数据的Quartus软件也逐渐被广泛的应用2。 目前，模拟信号发生器技术向外展开的功能逐渐强大，可以在PC上研发测试，从而得出设计的结果。还可以在设计硬件时加入嵌入式处理器和可编程门来设计等。这些为设计提供了一个单独的环境来进行系统测试与硬件作用的定义。这样一来，模拟信号发生器正在逐渐凭借其诸多优点来取代传统的仪器，其应用领域将越来越宽广。综合以上所述，制作一种模拟信号发生器，用个人计算机来进行模拟的方案是可行的，并且对于其电路的扩展功能研发也具有重大的意义。1.2 信号发生器技术的发展在信号发生器显形的时候，信号发生器产品增加了一种新的类型，是用声源信号测量来产生非正弦信号的任意信号发生器。其产生有三角波形，斜波形，方行波纹和余弦波纹等几种特殊规定函数发生器波形。需要进行复杂调制分析信号的声音和振动等信号源，各种振动信号可以用信号发生器来产生，但该信号并非是全是标准形式的。 绝大多数汇集在声音频带的信号发生器是最初形成的。现在它同数字示波器相互联合运用，一但所需信号出现在示波器中显现出来，该信号的波形就能够在信号发生器中显示出一模一样的。模拟电路的这项技术应用于起初的信号发生器。该仪器能产生各种形态不一的波纹图。它是由各个元器件组成的整个电路的仪器。复杂，体积大，精度不高并且其不稳定性强是这种信号发生器所拥有的特点。该发生器只能产生一些简单的波形图样，它是很难实现的繁琐波形信号的。 伴随着微电子技术的发展，出现了一种被改进的信号发生器，它由微控制器硬件和软件组成。它增加了信号发生器的一些功能，并且该波形较之于之前是繁琐的。它运用了各种处理手段，就能得到各式各样浅显易懂的波形3。比如：微处理、数模转换等处理手段。然而因为微控制器的解决速度相当有限，所以信号发生器将不会太高的输出频率。 任意信号发生器技术直到现在为止，能够掌握最为先进的技术仍然是几家国外大型仪器产商，任意信号发生器系列已经被这些公司确定，但在便携式仪器产品的品质方面各有千秋。如关于生产这种仪器的美国生产商的制作成品，具有最高的采样速率，很高的分辨率，其点存储器容量大，输出频率高，可以建立无数不同的信号。最标准的输出波形包括正弦波形，方形波形，斜波波形，噪声波，和其它的一些波形。国内信号发生器和外国产品相比,还有有一个很大的差距.这非常重要的原因是：外国公司几乎所有的信号发生器全用了最新的技术。随着大量PC机迅速的发展，能够支持USB接口的越来越多，PC机的标准接口让USB替代了。USB以一种不可遏止的速度得到了广泛的应用。一些公司研发出了一种USB数据采集卡4。其数据采集卡能够完美的将各种软件系统与模拟硬件相配合构成一种新型的虚拟的仪器。该仪器不仅拥有早期的信号发生器的各种性能优点，还将前者产生的一些缺点解决掉。现在又被开发商推出一款USB3.0的高传速技术，该技术被开发后，广泛用于各种PC机的场合中。他拥有更为显著的性能较之于以前的USB技术。让各种高频的模拟信号发生器得到了更好的技术环境支持。这是一种由PC机控制，且完成该仪器的信号调节与工作选择工作的研究方案.因为PC机是可以进行系统升级和性能优化的。这种由PC机控制的技术，更加能突出性能的提高和方便的优越性。因此,研究PC机模拟信号发生器具有重要意义，所以研究新型的模拟信号发生器与计算机技术相结合已成为一种发展趋势。2 设计方案2.1 总体设计方案在PC机上发出命令字符，通过USB2.0接口，用以串行数据的方式发送给USB接收的标准模块。USB接收的标准模块将串行命令字符以串口输出的各种波动的形状形式传输给CPLD，USB接收模块的控制信号由CPLD进行逻辑控制。一方面由CPLD将上位机传送下来的命令字通过控制信号对于DAC8580进行控制，对DAC8580芯片进行配置；基于DAC8580芯片是16位串行输入的DA转换器，另外一方面通过16位串行数据输出相应的数字信号，将数字信号输送给DAC8580芯片，DAC8580将输出相应的模拟信号。模拟信号发生器整体框图如图1所示。图1 整体框图2.2 基于CPLD的设计方案窗体顶端设计中的主控制芯片是CPLD（EPM1270T144I5N），该芯片出自Altera。使用CH340 USB芯片进行各种数据类传送，由CPLD统筹USB芯片和对DAC8580芯片的实行配置，传出所要得到的数字信号，最后通过DAC8580把 数字信号转换模拟信号，传送出该模拟信号。总体详细设计框图如图2所示。USB输出的是串行数据，而DAC8580更是一种把数字量转换为模拟量的芯片，并且能输入各种串行类的数据，于是可以在CPLD中进行串行数据的传输与控制。通过PC机发送命令由USB2.0发送给CH340芯片，由CH340芯片的TXD引脚通过串口将命令字发送给CPLD。CPLD为主控芯片， CPLD将TXD的串行命令字进行解算，并进行UART转并行，再由并行转串行产生FSYNC、SCLK和SDIN三个控制及数据信号，对DAC8580芯片进行配置，输出所需的数字信号，最后由DAC8580芯片进行数模转换，输出相应的模拟信号。将控制DAC8580数模转换芯片输出相应的模拟信号。设计中应用CPLD作为控制芯片，是用来实现控制和数据传输的硬件电路功能模块，进而用Quartus 软件作为逻辑设计编辑的平台，进行逻辑编辑设计。在顶层的电路中，采用各种原理图的形式进行整体框架设计。Quartus 能够实现设计所需的逻辑功能，以此Quartus 提供了大量的功能与管脚定义一般都是默认的基本单元符号和宏功能模块。顶层模块中包括按照功能划分的各个功能的模块，可以用VHDL语言来进行各个功能模块的逻辑编辑。 图2 总体详细设计框图3 CPLD及其开发环境简介3.1 EDA技术Electronic Design Automation即为 EDA的全称，通常称为电子设计自动化。在1960年至1970年期间 ，EDA是从CAD，CAM，CAT和CAE中发展来的理念。 在电子设计之初，由于当时的集成电路设计的复杂性远比现在低，设计者可以自己动手去集成电路设计，自己手动去布置线路等。一直到1975年，研发商想致力于保持完整的设计过程自动化，并不是只满足于制作自动图。当第一次电路配线，布局工具开发研制成功时，设计自动化大会成立于这一时期。这是对电子设计自动化发展的重大突破。电子设计自动化的进一步开发在1980年塞缪尔米德和林恩康威共同论文的发表。此后电子设计自动化技术就进入下一个重要发展阶段。该论文具有十分重要的意义。如果他们的想法实施成功了，所述芯片设计的复杂程度，可以大大的增加。用该芯片进行电路的仿真，实物性能的提高是相当大的。随着现在科学技术的发展迅速，在设计时可以进行模拟之后再去制作实际的电路，开发软件的错误也降下来了。到现在为止，虽然暂时使用的逻辑编程描述语言和各种实用仿真工具仍在研发，但现在已有很多通过编程语言的预期行为来设计和测试电路。数字集成的基础电路设计是一种用软件工具来实现物理设计的低层次抽象方式。 在20年代80年代开始，出现了FPGA，预示CAE和CAD技术的应用更为广泛，他们在PCB设计方面的进行原理图输入，自动布局布线及PCB分析。Verilog硬件描述语言在20世纪80年中期被研发出来，在目前已知的语言中是应用较为广泛设计语言。然而在Verilog刚出来不久，接着就创建一种名为VHDL语言的硬件描述语言。然而各种设计工具都能对这两种语言进行判定。后来随着这两种语言逐渐规范，各大生产研究商研制了不同的仿真软件，让设计者们可以进行仿真和编辑。直到现在，逻辑编辑的综合是促进该技术发展的偏重趋势5。伴随着现代科技的迅速发展，各种电子产品日益增多，电子设计自动化技术也越来越需要改进。3.2 CPLD简介窗体顶端在上个世纪70年代，第一款可编程逻辑器件，PLD诞生了。其传入是宏单元可编程逻辑的结构，硬件模块方面的设计，是由软件（相当于人工设计本地室内部分结构后的房子）完成，这种设计方案的结构只能适用于小规模电路的制作，但是比之纯硬件设计而言又灵活了很多。 CPLD作为可编程逻辑器件，它是基于PAL制式，GAL逻辑器件6。CPLD作为可编程逻辑器件,它是建立在PAL,GAL等逻辑器件的基础之上发展起来的。在上个世纪80年代中期，Altera和Xilinx分别介绍了相似的CPLD的PAL制式结构类型（复杂可编程逻辑DVICE）和类似的标准门阵列FPGA（现场可编程门阵列），它们是一个灵活的架构和逻辑单元，具有高集成度和广泛的应用范围的特性。都具有PLD和普通门阵列（FPGA）的优点，可实现大规模电路兼容的这两种设备，逻辑编程非常灵活7。和门阵列等ASIC（专用集成电路），比较而言：它们的设计周期更短，设计与制造所用经费低，先进的开发工具，可实时检查测试等亮点。PLD集成电路的场合都可以使用FPGA和CPLD器件。CPLD和其它类型PLD的结构各有其特点和长处,CPLD由三大部分组成：(1) 可编程内部连线。为各逻辑块之间，以及逻辑块和I/O单元之间提供互 连网络，实现信号连线。 (2) 逻辑块。包括实现乘积项的与阵列、乘积项分配和逻辑宏单元等，用于 实现各种逻辑功能。(3) I/O单元。可以从器件中输出信号，还能提供某些通道给即将输入的信 号。一般有输入、输出和双向I/O模式。CPLD与FPGA的用法一样，CPLD芯片是可编程的的专用集成电路芯片,它除了具有ASIC的特点之外,还具有以下几个优点:随着超大规模集成电路技术的不断提高，单个芯片可以包含数百万个晶体管内，CPLD芯片正变得越来越大，单芯片逻辑门数的规模已经达到数百万门，得到了越来越多的功能，性能逐渐增强。在出厂前，CPLD芯片一定要做好非常严格并且准确的测试，所以设计师完全没有必要担心投片的成本和风险，在任何工作实验台，设计人员就可以通过逻辑设计，并对CPLD进行配置，搭建相应的硬件环境，最终完成满足需求的功能设计。用户可以多次重复在芯片上刻录程序，可以在线实时擦除，使用或者在固定的外围电路的情况下，可实现不同的功能。 CPLD的工具有各种输入工具和仿真工具，与景观设计工具等作品，电路设计者可以在相当短的时间内完成当前电路的各种输入端，各种逻辑编译，优化处理，仿真图像，哪怕是只做最后一个芯片也行的通。当电路只具有较小的变化时，更能显示出FPGA / CPLD的优点。设计人员用FPGA/ CPLD来设计电路，不需要有特殊的IC（集成电路）高深知识，智能EDA软件逐渐的完善，可以使设计师有逻辑电路设计更加省时省心，使产品制作时间大大缩减来满足客户的要求。窗体底端3.3 CPLD与FPGA的对比（1) CPLD的时序延迟具有可预测性并且均匀分布的，而FPGA延迟是不 可预测的。（2) 在编程执行方面，FPGS具有更大的优势，CPLD比之稍微差一点。CPLD 主要是改动芯片内电路的逻辑编辑设计，而FPGA则是修改芯片内部 的布线布局来进行逻辑编程设计（3) FPGA的集成综合程度大大高于CPLD。CPLD的布线布局和逻辑编辑 的方面相对而言更为简单易懂，能更好地完成设计，实现设计要达到 的目标。CPLD所占的界面给小，但其I/O口比FPGA多8。（4) 在具体使用操作方面来说，CPLD具有各种内置芯片，编程只需采用 快速的存储技术，相对而言简单。然而FPGA就不同，FPGA必须拥 有一个外部的存储器，用来进行逻辑设计信息的存储，其复杂程度不 简单。（5) CPLD应用Flash存储器来进行逻辑编辑，就算系统失去电源的支持， 该数据也不会有任何的流失，并且其有效编辑次数极高，可达到万次 左右。FPGA则不然，在系统失去电源的支持下，所存的信息会消失， 必须等下一次再重新去外部存储器中重新调用，具有无数次编辑的特 点。（6) 这两个的保密性不同，CPLD较之于FPGA来说更加稳定。（7) FPGA所需功率的损耗程度在集成综合程度越高的情况下，比CPLD更 低。但在同标准的集成综合程度下，FPGA所需的功率损耗程度更高。3.4 Quartus II集成开发环境简介 Quartus II软件是Altera的综合开发工具，Altera公司曾推出了一款名叫Max+plusII的PLD设计编辑的软件.该软件拥有简易操作的特点，在当时应用较为广泛。但是现在该Max+plus II软件已不能使用，因为该软件已被Altera公司放弃，停止更新了9。Quartus II是Altera公司继Max+ plus II之后开发的一种针对其公司生产的系列CHI/FGFA器件的综合性开发软件，它的版本不断升级，从4.0版到10.0版，这里介绍的是Quartus II9.1版，该软件有如下几个显著的特点：Quartus II软件能够使用很多的器件来制作编辑电路。其中包括有Altera公司的绝大多数器件，还能支持Cyclone系列、MAX IICPLD系列、Stratix II系列等。如果使用者能充分运用各个功能模块，就可以使我们的设计工程变得简单，大大的减小我们完成设计任务的时间。对于我们那些急于完成设计的人说，让我们有足够多的时间去验证和整理我们所需求的技术数据，已达到设计的目的。当我们要简单方便的运用DSP系统的时候，可以使用该软件中的DSP Builder工具的模块和Matlab的模块有效的综合起来。该软件是一个具有多种方式于一体的组合的研制逻辑编辑工具。Quartus II对局外的EDA工具能完好的匹配。在进行设计的时候，也让我们更加的了解熟悉和操作EDA工具。Altera公司制作完成的QuartusII软件拥有新一代的PLD设计研制工具平台。在使用Quartus II时，你会发现它很多的优良性。比如说：各种模块的功能齐全，操作起来简单方便，并且界面人性化。该软件是当前处于最前沿的EDA工具之一，拥有完整的可行性强大的编辑设计开发环境。它能支持各种逻辑编辑和硬件电路设计的形式，配备有各种仿真及电路编辑操作的器件。可以完成各个硬件设计到PLD设计的整个流程。设计中应用了Quartus II 9.1，它几乎支持Altera的大部分CPLD产品。在Quartus II 9.1开发环境下进行了整个设计，其中包括实现逻辑设计、仿真、综合布局布线等。3.5 硬件系统描述语言的简介3.5.1 Verilog HDL硬件描述语言简介窗体顶端Verilog HDL语言是一类描述硬件的语言，可以在逻辑运算中使用，可以利用门级开关抽象的在数字系统中建立模型。然而在当今时代中，Verilog HDL语言成为了现代数字系统的设计不可缺少的硬件编程语言之一，Verilog HDL语言已经成为一种系统集成，逻辑功能的实现与验证,布置总局和线路的技术基础。20世纪90年代中VerilogHDL硬件描述语言被确定为IEEE标准型语言，VerilogHDL的标准被认可后，在允许使用各种抽象设计工具时，能为数字系统的标准文本格式实行详解描述，有易于理解，操作简单，工作效率高等特点。由于其功能较为齐全，大部分设计者第一选择的数字逻辑设计语言就是Verilog HDL语言。Verilog HDL语言的扩展可以通过使用编程语言接口Verilog程序接口（Verilog Procedural Interface,VPI）和（Programming Language Interface，PLI）实现。VPI/PLI提供例程的集合，在Verilog HDL进行逻辑描述时，内部的相关信息能够调用外部函数进行访问10。Verilog HDL语言是一种硬件描述语言，对于数字电路硬件逻辑结构来说是一种以文本的样式来描述行为的逻辑编辑语言。Verilog HDL语言的出现首先是在20世纪80年代由GDA（网关设计自动化）公司创建而成的，并且是建立在C语言上而得到开发的令一种语言11。最初的Verilog HDL相对比较简单、逻辑单一且实现起来比较繁琐，只能进行功能仿真与逻辑验证，之后在此基础上研发出了时序分析工具与逻辑故障模块。在1985年商用仿真器Verilog-XL问世，它是由Moorby推出的,并且取得了非常大的成功。目前 Verilog HDL以其便捷等优势，迅速地得到了业内的高度认可，快速的得到了大力的推广和广泛的应用。 Verilog HDL语言的最大的优点是容易学便于使用，VHDL相对而言是比较难学的。但是Verilog HDL语言是一种组织起来相对自由，很可能造成新学的人一些误解，应该引起重视，不是随随便便就能学好的12。3.5.2 VHDL硬件描述语言简介窗体顶端 VHDL的全名是高速集成电路语言，该语言于1982年研发出来。在20世纪80年代末，IEEE已制定了VDHL硬件描述语言为标准语言的论述。在这个论述发表以后,IEEE确定了VHDL-1076为标准版本.于是EDA的研发商陆继推出了适合自己的VHDL设计工作环境，或忙于发布界面设计等一些配合性工具和VHDL语言的描述用语。从那时起，在电子设计这一版块，VHDL语言让业内高度认可了，得到了大力推进，应用范围迅速扩张，赢得了研发人员和使用者的赞扬，并逐渐取代以前破旧的不严格统一的硬件描述语言。 20世纪90年代初，VHDL内容方面进行了更高一次扩充，发布了VHDL的1076-1993标准版本。VHDL是用来描述与编辑数字系统的各种逻辑关系。在一个高层次的语言描绘风格和形式上,C语言和VHDL是相似的。VHDL的特定功能是将设计的实体模块分成内外两部分模块，同时也涉及到实体模块中内部函数和算法完成的模块。当定义完外部借口,内部模块编辑制作完成后,这个实体就可以应用于其他的设计了。 窗体底端4 硬件部分设计4.1 USB模块设计CH340 是一个USB总线的数据传输芯片，实现上位机与外围USB接口设备进行数据通信以及数据传输，可以完成USB 转串口、USB 转打印口或者USB 转 IrDA 红外的功能13。 在串口方式的工作状态下，CH340内部中还包括了一些通用的信号，能够实现各种异步串口的扩展，或者将各种数模转换设备在USB串口总线上进行数据传输形式的升级14。CH340芯片特点： CH340是全速USB 外围设备接口，兼容 USB V2.0，能通过 USB 增加额外串口。 可以实现标准串口的功能仿真，并对原串口外围设备进行升级换代。 操作系统下的计算机端串口数据传输方式能够完全兼容，无需修改。CH340具有全双工的硬件串口形式，内置各种可以收发的缓冲区，可以支持通讯的波特率为（502M）bps。 MODEM 联络信号DTR、RI、RTS、DCD、CTS、DSR完全支持。 外加电平匹配芯片，可以实现USB转RS232、RS422、RS485 等接口。 支持 5V 电源电压和 3.3V 电源电压甚至 3V 电源电压。 CH340原理图设计如图3所示，将CH340的UD+和UD-两路差分口通过USB插头引出，整个系统的供电由上位机的+5V进行。CH340外部由12MHz晶振提供全局时钟，并通过TXD和RXD与CPLD进行串口通信，CPLD接收CH340传输的命令字并进行解算。 在CH340 芯片中将USB 置上拉电阻的状态，给接+5伏特的电源，UD+和UD-应与USB的总线连接。 CH340中内配有电源的上电复位控制电路，还提供了低电平有效的外部复位输入引脚。 在CH340芯片中的正常工作状态之下，全局时钟有外部向XI引脚提供，且为12MHZ。通常的情况下， CH340中内配的反相器通常会经过晶体稳频振荡而产生时钟形式的信号。外围电路只需要在XI和XO引脚之间连接一个12MHz 的晶体振荡器，并分别为XI和XO引脚对参考地接入振荡电容，如图3中的X1器件所示。 CH340B 芯片已经内置时钟发生器，无需外部晶体管及振荡电容。CH340B 芯片提供了配置数据区域，可以通过专用的计算机工具软件为每个芯片设置产品 序列号等信息。CH340 的芯片只能用 5V或3.3V 的直流电源电压。应用5V的正常运行电压时，该芯片的 VCC引脚传出外面部分的 5V 电源电压，而 V3 引脚需接电源的退耦电容，对于CH340T/R/G而言需要接入电源退耦电容，电容值一般情况下选择为0.01uF，对于CH340B 电容容量为0.1uF。当在3.3V电源的工作状态时，CH340 芯片的 V3 引脚直接接入VCC引脚，同时由外部的 3.3V 电源提供，这里需要要求的是约束该芯片连接的电路供电电压，其正常运行下的电压不能高过3.3V的供电电压15。 CH340 芯片在默认状态下支持主动的USB设备挂起，进入休眠状态可以节约功耗，休眠状态的关断是由NOS#引脚进行控制的，当低电平时，将不允许USB设备挂起，此时进入工作状态。 CH340的数据传输是由TXD 引脚和 RXD 引脚两个发送和接收引脚进行数据传输的。当数据总线处于空闲状态下时，RXD 应该为高电平。 CH340的能升级原串口外围设备，通过 USB 总线为上位机增加额外串口。通过外加电平匹配芯片，可以进一步提供USB转换RS232、RS485、RS422 等。图3 CH340芯片电路4.2 电源模块设计整个设计的供电由PC机通过USB总线的供电口提供+5V电源，经过功耗计算，使用USB口进行供电即可满足整个设计的所有芯片供电功耗要求。设计中的CPLD（EPM1270T144I5N）所需电源应为3.3V，并且DAC8580需要-5V电源，因此需要相应的电源模块，在设计中所用的电源模块如图4所示。 在设计中-5V电源模块需要注意布局布线，需要隔电源便可产生-5V。如图5所示。图4 CPLD供电的3.3V电源模在设计中-5V电源模块需要注意布局布线，需要隔电源便可产生-5V。如图5所示。图5 DAC8580供电的-5V电源模块4.3 CPLD模块设计在设计中的核心器件为Altera的MAX 系列的CPLD（EPM1270T144I5N），CPLD的配置包括全局时钟、JTAG、电源和普通I/O，具体配置如图6所示。图6 CPLD配置原理图全局时钟采用外部50MHz的晶振模块。JTAG设计中注意将TCK、TDO和TDI接上拉，将TCK接下拉，JTAG口引脚顺序需要按照FPGA程序配置的JTAG定义为准。整个CPLD芯片所有的供电引脚需要退耦电容，去除噪声和干扰，保证系统供电的稳定性，以使整个系统稳定正常工作16。4.4 DAC8580转换模块设计基于CPLD（EPM1270T144I5N）的DA转换，DAC8580是16位串行输入的DA转换器17。该DAC8580芯片的内部条理编辑电路如图7所示。 DAC8580与CPLD进行通信需要对DAC8580的3条信号线进行控制与数据传输，分别是：SLCK（位时钟信号）、FSYNC（字节时钟信号）、SDIN（串行数据输入）。图7 DAC8580的内部条理编辑电路在SCLK的上升沿的时候，传入进来的数据理应被锁存在移位寄存器中.通常首先输入的是最高的有效位点.FSYNC的下降沿将移位寄存器中的锁存的数据的最后一帧的16位数据从移位寄存器取出，暂时锁存到暂时存储器。DAC8580内部还有数字滤波器，通过对暂时存储器的控制来确定与数字滤波器连接到了一起没有，或者在不连接数字滤波器的情况下，与锁存器相连。当SCLK出现第二个上升沿的时候，并且数字滤波器被关闭的情况下，数据直接被转移到DAC锁存器，或是此时数字滤波器被开启的情况下，数据直接被输送到数字滤波器。SCLK信号作为DAC8580的全局时钟源，整个芯片的工作需要以SCLK信号为时序基准。DAC8580内部还存在复位等功能，其拥有SR2、OSR1、BPB、RSTB四个管脚，能通过对这些管脚的控制达到所需复位的要求，对该芯片内置的滤波器的配置由CPLD来完成。多频率的DA转换的实现是由CPLD进行逻辑控制的，可以通过在CPLD中集成一个CASE结构来实现串行数据输入频率与经过DAC内部数字滤波器插值后的数据频率关系的处理18。模拟信号信号发生器的输出是由DAC8580芯片的Vout引脚输出，并通过插针引出，产生变化模拟信号。DAC8580的配置电路原理图如图8所示图8 DAC8580的配置电路原理图5 CPLD逻辑设计5.1 顶层串口设计CPLD（EPM1270T144I5N）的控制由EDA进行设计，本文应用Quartus 为开发平台，采用VerilogHDL语言和原理图进行设计19。top层采用原理图设计见 图纸1USB与CPLD通信采用串口通信，串口通信硬件设计简单，稳定性好，需要Verilog逻辑设计，顶层串口设计20。具体实现逻辑代码和详细顶层串口设计见 附录A5.2 CPLD的DAC8580控制及信号产生逻辑设计DAC8580芯片主控制信号逻辑设计见 附录B5.3 程序流程图在设计中，逻辑设计的主体程序的流程配置图如下：图9 程序流程图6 仿真6.1 串口数据仿真为了验证串口程序的运行可行性与稳定性，串口数据仿真结果如图10所示，通过波形仿真可以验证整个串口逻辑设计的正确性与稳定性，达到了串口数据传输的基本要求。图10 串口数据仿真波形6.2 DAC8580数据传输及控制信号仿真DAC8580的控制及模拟信号产生需要CPLD的控制，根据总体设计框图可知，CPLD主要是通过与DAC8580的3条信号线进行通信，这3跟信号线分别是：FSYNC（字节时钟信号）、SLCK（位时钟信号）、SDIN（串行数据输入）。DAC8580数据传输及控制信号仿真图如图11所示。输入数据在SCLK的上升沿被锁存在输入移位寄存器中（最高有效位最先输入），FSYNC的下降沿将最后一次接收到的一个16位的输入数据（被认证为有效的数据）从移位寄存器锁存到暂时存储器。暂时存储器可以通过管脚控制来选择连接到数字滤波器或者连接到DAC锁存器。在FSYNC的下降沿后的第二个SCLK的上升沿，数据被转移到DAC锁存器（数字滤波器关闭），或是转移到数字滤波器（数字滤波器开启）。数字滤波器的工作也需要一个持续的SCLK信号。通过波形仿真可以看出整个DAC控制及信号输出的逻辑设计的正确且稳定，达到了模拟信号发生器设计的基本要求。图11 DAC8580数据传输及控制信号仿真结束语经过这段时间的设计和修改，终于成功把设计完成。在最初的时候，查阅了许多关于设计的资料。然后将所有的资料进行整理和记录，在其中就找到了很多个软件和电路应用的芯片，对其进行对比分析，得到了最终的确定方案。在此方案中，利用CPLD做为主控芯片，充分利用USB的上位机数据传输的能力。还利用到DAC8580DA转换能力等。将各种模块所实现的功能结合在一起，实现了用PC机产生的数字波形到模拟信号的转换。最后，通过Quartus II软件的仿真，得出了我所要达到的效果信息。基于PC机模拟信号发生器在原先的模拟信号发生器的层次上，实现数字控制的信号发生器, 利用PC机和数模转换技术实现了模拟信号发生器的基本功能。 参考文献1张建文.基于DDS的扫频信号发生器的研究与实现.辽宁：西北工业大 学，2005 Zhang Jianwen.Research and implementation of the scan signal generator based on DDSD.Liao Ning：Northwestern Polytechnical University ，20052陈力.基于虚拟仪器的数字测试平台.四川：电子科技大学，2004窗体顶端 Chen Li.based virtual instrument digital test platformD. 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