数字电子技术基础课程设计实验报告.docx

数字电子技术课程设计（数字时钟逻辑电路的设计与实现） 学院：信息学院 班级：学号：姓名：刘柳指导教师：楚岩课设时间：2009年6月21日2009年6月26日一 摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。诸如按时自动打铃，时间程序自动控制，定时启闭路灯，定时开关烘箱，通断动力设备，甚至各种定时电气的的自动启用等。这些都是以数字时钟作为时钟源的。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。二 主要技术指标1.设计一个有时、分、秒（23小时59分59秒）显示的电子钟2.该电子钟具有手动校时功能三 方案论证与选择要想构成数字钟，首先应选择一个脉冲源能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号的频率较高，因此，需要进行分频，使高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。此时需要分别设计60进制，24进制计数器，各计数器输出信号经译码器到数字显示器，使“时”、“分”、“秒”得以数字显示出来。值得注意的是：任何计时装置都有误差，因此应考虑校准时间电路。校时电路一般采用手动调整。 手动调整可利用手动的节拍调准显示时间。 方案原理图如下：时显示器分显示器秒显示器时译码器分译码器秒译码器时计数器分计数器秒计数器校时电路振 荡 器分频器电路的选择和比较：1. 振荡电路及分频电路方案一：（1）采用石英晶体振荡器石英晶体振荡器的特点是电路结构简单，由于石英晶体的品质因数q值很高，因而具有很好的选频特性。另外它还具有一个极为稳定的串联谐振频率f。而f只由石英晶体的结晶方向和外观尺寸所决定。当f=1000hz时采用下面的电路。 图1 当f=1000hz石英晶体振荡电路 当电路中的石英晶振荡频率是4mhz时，则电路的输出频率为4mhz。采用如下的电路。11g2g1r1r21k1kv0c210pfc10.01f 图2 当f=4mhz 石英晶体振荡电路一般情况下，晶振荡频率愈高，准确度愈高，但所用分频级数愈多，耗电量愈大，成本也就愈高。在选择晶振器时，应综合考虑。所以我们采用f=1000hz的石英晶体振荡电路输出方波的频率 =石英晶体的固有谐振频率（2）用cd4060计数作分频器数字钟的晶体振荡器输出频率较高，为了得到1hz的秒信号输入，需要对振荡器的输出信号进行分频。本实验中采用cd4060来构成分频电路。cd4060在数字集成电路中可实现的分频次数最高，而且cd4060还包含振荡电路所需的非门，使用更为方便。cd4060计数为14级2进制串行计数器（14级2分频），可以将32768hz的信号分频为2hz，其次cd4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。方案二： 用石英晶体振荡器，用触发器作分频器 我们知道，一个触发器就是一个二分频器，n个触发器就是222分频器，而用计数分频，则按计数进制进行分频，如十进制计算器就是十分频器，m进制计数器为m分频器。若用晶振频率为32768hz的石英晶体振荡器，要产生1hz的秒脉冲，就需要触发器（或计数触发器）的个数为2n=32768hz，n=15。可选用采用多级2进制计数器来实现。图3用触发器做分频器方案三：（1）采用555构成的多偕振荡电路振荡器电路选用555构成的多偕振荡器，由 555 定时器构成的 1khz的自激振荡器，其原理是 0.7(2r3+r4+r5)c4=1ms，f=1/t=1khz。计时是 1hz的脉冲才是 1s计一次数，所以需要分频才能得到 1hz的脉冲，所以用74ls90串联而成的分频器。其中的电位器可以微调振荡器的输出频率。 图4 555多谐振荡电路（2）用74ls90作分频器 通常实现分频器的电路是计数器电路，一般采用多级10进制计数器来实现。分频器的功能有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需的信号。选用中规模集成电路74ls90可以完成以上功能。如图所示，将3片74ls90级联，每片为1/10分频，三片级联正好获得1hz的标准秒脉冲。图 5 分频电路秒信号发生器是数字电子钟的核心部分，它的精度和稳度决定了数字钟的质量，考虑到用石英晶体振荡构成的电路元件容易得，振荡频率准确，电路结构简单且易于实现，且用cd4060计数作分频器电路结构简单，元件个数少。故采用方案一。数码管的比较在multisim10.1仿真器件中，需要译码器的数码管有共阳极和共阴极之分，图 6所示的共阳极数码管，74ls47 是驱动共阳极数码管的器件，此电路采用的是共阴极数码管（如图 7所示）。74ls48 是驱动共阴极数码管的器件。图 6需译码器的共阳极数码管 图 7需译码器的共阴极数码管四 单元电路设计、元器件选择和电路参数计算（一） 石英晶体振荡器的设计振荡器是数字钟的核心，其作用是产生一个标准振荡器的稳定度及频率的 精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡电路。一般 来说，晶振频率越高，计时精确度就越高 。经过整形、分频获得1hz的秒脉冲。如晶振为32768 hz，通过15次二分频后可获得1hz的脉冲输出，电路图如图7所示。一般情况下，晶振荡频率愈高，准确度愈高，但所用分频级数愈多，耗电量愈大，成本也就愈高。 振荡器由石英晶体、微调电容、反向器构成。图中rf为反馈电阻，电阻值为lom左右，其作用是为cmos反向器提供偏量。r.c为时间元件，改变c的值可调整晶振器的输出频率。电容器 c2是频率微调电容，取值为3 30pf, c 2是温度校正用电容，一般取值为 2050pf。非门起整形作用。目前，常取石英晶振的频率为 32768hz, 经15 级分频 可得1hz 秒脉冲时基信号。图8 石英晶体振荡器（二）分频器的设计 由于石英晶体振荡器产生的信号频率很高，要得到秒脉冲，需要分频电路 进行分频，所以分频器的功能主要是产生标准秒脉冲时基信号。将晶振频率为32768hz的信号分频为秒脉冲，可选cd4060十四位串行计数器来实现分频和振荡的功能，但由于cd4060只能实现14级分频，所以还必须外加一级2分频，可用74ls74双d触发器来实现，（由于在multisim10.1中找不到cd4060，所以我们可以用4060bd来代替）这样就构成了秒脉冲信号发生器，其电路如图 8 所示 。 图 9 秒脉冲信号发生器电路（三）计数器的选择在设计数字钟电路中，进制是最主要的一部分，它关系着显示的正确与否。关键在于了解各种器件的作用及功能，而且在调试的过程中容不容易出问题，电路会不会变得复杂，器件的选择最好要统一，以便调试成功。1.秒进制与分进制的进制都是六十进制的计数器。所以两者的设计基本是相同的。在这有三种选择电路：（1）用74l161进行分、秒的设计从常理可知，数字钟的分和秒是六十进制的，而六十进制可通过十进制和六进制串联而成，从而完成数码显示。因为同步加法计数器74ls161可构成 16 进制以下的计数器，所以此电路中分和秒的计时都采用 74ls161 来进行设计。是由一个十进制计数器和一个六进制计数器串联而成的，在电路的设计中我采用的是统一的器件74ls161n 的反馈置数法来实现十进制功能和六进制功能，图 10 是用 74ls161构成六进制计数器的结构图，根据 74ls161 的结构把输出端的 0101（十进制为5）用一个与非门 74ls00 引到 load 端便可置 0（用反馈置数法），这样就实现了六进制计数。图11是用74ls161 构成十进制计数器的结构图，同样，在输出端的1001（十进制为 9）用一个与非门 74ls00 引到 load 端便可置 0，这样就实现了十进制计数。在分和秒的进位时，用秒计数器的 load 端接分计数器的clk控制时钟脉冲，脉冲在上升沿来时计数器开始计数。 图10 74ls161 构成六进制计数器 图 11 74ls161 构成十进制计数器（2）用74ls90来进行分、秒计数器的设计60进制计数：“秒”计数器电路与“分”计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连接构成，如图12所示，采用两片中规模集成电路74ls90串接起来构成的“秒”、“分”计数器。 74ls90 r0（1） r0（2） ic2 74ls90ic1&1qd1qa2qb2qc2cp2cp11秒74ls0074ls04至分(时)计数器的cp端图12 60进制计数器ic1是十进制计数器，qd1作为十进制的进位信号，74ls90计数器是十进制异步计数器，用反馈归零方法实现十进制计数，ic2和与非门组成六进制计数。74ls90是在cp信号的下降沿翻转计数，qa2和qc2相与0101的下降沿，作为“分”（“时”）计数器的输入信号。qb2和qc20110高电平1分别送到计数器的清零r0（1），r0（2），74ls90内部的r0（1）和r0（2）与非后清零而使计数器归零，完成六进制数。由此可见ic1和ic2串联实现了六十进制计数。（3）用74ls160设计分、秒。秒的个位计数单元为十进制计数器，无需进制转换，只需将co与下降沿有效的cp相连即可。cp与1hz输入信号相连， co可作为向上的进位信号与十位计数单元的cp相连。秒十位计数单元为六进制计数器，需要进制转换。通过对集成计数器不同的外电路连接，可以使它构成任意整数进制的计数器。将十进制计数器转换为六进制计数器的电路连接方法如图13所示，其中co可作为向上的进位信号与分个位的计数单元的cp相连。分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的co作为向上的进位信号应与分十位计数单元的cp相连，分十位计数单元的co作为向上的进位信号应与时个位计数单元的cp相连。图13 十进制六进制计数器转换电路图2.时进制计数器是二十四进制的计数器。在这里有三种选择：（1）用74l161进行设计用两个74ls161来实现。具体的电路图如图 14。个位采用十进制，而且当同时满足十位为2，各位为4时，两个计数器同时清零，这自然就要想到用与非门和非门反馈接到清零或置数端来实现，电路也是用反馈置的方法。右边是用 74ls161构成二进制计数器的结构图，根据 74ls161 的结构把输出端的 0010（十进制为2）左边是用74ls161 构成十进制计数器的结构图，同样，在输出端的1001（十进制为 9）用一个与非门 74ls00 引到 load 端便可置 0，这样就实现了十进制计数。图 14 控制小时显示的进位电路图（2）用74ls90进行设计24进制计数器：小时计数电路是由ic5和ic6组成的24进制计数电路，如图15所示。当“时”个位ic5计数输入端cp5来到第10个触发信号时，ic5计数器复零，进位端qd5向ic6“时”十位计数器输出进位信号，当第24个“时”（来自“分”计数器输出的进位信号）脉冲到达时，ic5计数器的状态为“0100”， ic6计数器的状态为“0010”，此时“时”个位计数器的qc5和“时”十位计数器的qb6输出为“1”。把它们分别送到ic5和ic6计数器的清零端r0（1）和r0（2），通过7490内部的r0（1）和r0（2）与非后清零，计数器复零，完成24进制计数。 74ls90 r0(1) r0(2) ic6 74ls90r0(1) r0(2) ic5qd5qb6cp1cp5时(来自分输出的进位信号)qc5 图15 24进制计数电路（3）用74l160进行设计时个位计数单元电路结构仍与秒或个位计数单元相同，但是时计数单元应为二十四进制计数器，不是十的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行二十四进制转换。利用2片74ls160实现二十四进制计数功能的电路如图16所示。 图 16 二十四进制计数器电路经过上述分析我们最后选择了74l161对时、分、秒的计数器的设计。（四）译码与显示电路的设计译码是编码的逆过程。也就是把给定的代码进行翻译，变成相应的状态。译码器选用的是74ls48，它是4线7段译码器，输入端a3、a2、a1、a0为8421 bcd 码输入。因此在与led数码管连接时不需再外接限流电阻。74ls48的译码输出 (yaye) 是高电平有效，适用于驱动共阴极 led数码管。74ls48的引线图如图 17b 所示。数码管一种是共阴极，各显示段为阳极，要求译码器/驱动器输出高电平，才使应显示的段亮；另一种是共阳极，各显示段为阴极，要求译码器/驱动器输出为低电平。74ls48与共阴极数码管连接。图 17a.74ls48与共阴极数码管连接图 图 17 b.74ls48引线图（五）校时电路校时电路是数字时钟不可缺少的部分，每当数字时钟显示与实际时间不符时，需要根据标准时间进行校时。简单有效的校时电路如图18所示，该电路针对秒计时脉冲、分计时脉冲和时计时脉冲进行控制，达到校时的目的。控制后对应的秒计时脉冲为cp，分计时脉冲为cp1，时计时脉冲为cp2。校时用的脉冲，分别将秒脉冲送到“计时”的计数器的输入端，“计分”的计数器输入端，但校时，校分时应将原计数回路关闭或断开。校秒时可采取关闭或断开秒计数器的脉冲信号输入端，使其停止计时。具体原理如下：校秒时，将按键开关j3a按下，此时门电路u46被封锁，1hz的秒信号进入不到“秒计数器”中，此时暂停秒计时。当数字时钟妙显示值与标准时间秒数值相同时，立即松开j3a，数字时钟秒显示与标准时间秒计时同步运行，完成秒校时。校分、时的原理比较简单。例如校分时，使用u36，u37，u38，u39组合门电路来完成。当进行校分时，按下开关j2a，由于门u38，u36输出高电平，封锁秒十进位脉冲，同时1hz脉冲信号直接通过u39，u37门电路被送到分计时的个位计数器中，使分计数器以秒的节奏快速计数。当分计数器的显示与标准时间数值相符时，松开j2a即可。当松开j2a时，门电路u37封锁1hz秒脉冲，输出高电平，门电路u38接收来自秒计数器的输出进位信号，使分计数器正常。同理，当进行校时时，按下开关j1a，由于门u33，u35输出高电平，封锁分十进位脉冲，同时1hz脉冲信号直接通过u34，u32门电路被送到时计时的个位计数器中，使时计数器以秒的节奏快速计数。当时计数器的显示与标准时间数值相符时，松开j1a即可。当松开j1a时，门电路u34封锁1hz秒脉冲，输出高电平，门电路u33接收来自分计数器的输出进位信号，使时计数器正常。 图 18 校时电路五 仿真结果六 总体电路图（见下页