基于CPLD智能交通控制系统.doc

武汉理工大学毕业设计（论文）目录摘要1ABSTRACT2绪论31 课题相关技术41.1 可编程器件的发展状况41.2 FPGA、CPLD概述51.3 MAX7000系列CPLD简介51.4 VHDL硬件描述语言介绍61.5 FPGA设计流程及QuartusII介绍72 设计思路及方案介绍93 硬件电路设计103.1 CPLD配置电路113.2 时钟发生电路123.3 数码管及LED显示电路123.4 串口配置电路144 VHDL语言实现智能交通控制系统154.1 串口服务模块164.2 交通灯控制模块164.3 显示模块175 系统实现与测试17结束语18致谢18参考文献18附录19摘要给出了一种基于CPLD(可编程逻辑器件)的交通信号灯控制系统设计方案。简述了在EDA平台上用单片CPLD器件构成该数字系统的设计思想和实现过程，该方案极大地减少了分立元件的使用，没有传统设计中的接线问题,故障率低、可靠性高, 抗干扰能力强、结构简单，体积小。说明了EDA技术在数字电路设计中的优越性。关键词：CPLD（可编程逻辑器件） VHDL语言 MAX+PLUS软件 交通灯控制系统 ABSTRACTThis paper is about a design plan of a traffic light control system based on CPLD. It describes the design and process of digital system, which is made of single-chip CPLD device, in EDA. Beacuse of the reduce of using discrete component in this design and no wiring problem as usual designs, it leads to lower rate of breakdowns, strong preventing jamming ability, simple structure, and samll bulk. It proves the superiority of EDA technology in digital circuit design.Key words：CPLD; VHDL language; MAX+PLUS soft; traffic light controller system绪论 智能交通信号控制系统是城市道路交通管理系统中对交叉路口、行人过街，以及环路出入口采用信号控制的子系统，是运用了交通工程学、心理学、应用数学、自动控制与信息网络技术以及系统工程学等多门学科理论的应用系统。主要包括交通工程设计、车辆信息采集、数据传输与处理、控制模型算法与仿真分析、优化控制信号调整交通流等。国内外各大中城市已有的交通信号控制系统就是根据不同环境条件，基于各自城市道路的规划和发展水平建立起来的。国家重点基础研究规划（973）项目“信息技术与高性能软件”中设立的二级课题“城市交通监控系统”，结合我国城市交通发展的特点，确定了建立实时自适应的城市道路智能交通信号控制系统的智能化管理的发展方向。智能交通信号控制系统的基本组成是主控中心、路口交通信号控制机以及数据传输设备。其中主控中心包括操作平台、交互式数据仓、效益指标优化模型、数据（图象）分析处理等。智能交通信号控制系统的核心是控制模型算法软件，是贯穿规划设计在内的信号控制策略的管理平台，体现着交通管理者的控制思想，它包括信号控制系统将起到的作用和地位。目前，国内外已应用的信号控制系统大多是以优化定周期方案、优化路口绿信号配比以及协调相关路口通行能力为基础的，是根据历史数据和自动检测到的车流量信息，通过设置的控制模型算法选取适当的信号配比控制方案，是被动的控制策略。根据路口交通流现状和预测进行交通渠化设计分析原始交通流数据，通过仿真模型效验，确定控制模式，进行交通参数设定根据交通渠化设计及控制模式的设计要求完成交通工程设计（包括车辆检测器的检测区定位）根据各个路口配备设备的相关性，完成协调设计确定系统和单点控制的优化目标函数，得出最优信号控制方案配置路口信号控制机的固化基础参量，配置主控中心数据库与数据传输设置。实现路口交通灯系统的控制方法很多，可以用标准逻辑器件、可编程序控制器PLC、单片机等方案来实现。但是这些控制方法的功能修改及调试都需要硬件电路的支持，在一定程度上增加了功能修改及系统调试的困难。因此，在设计中采用EDA技术，应用目前广泛应用的VHDL硬件电路描述语言，实现交通灯系统控制器的设计，利用MAXPLUS集成开发环境进行综合、仿真，并下载到CPLD可编程逻辑器件中，完成系统的控制作用。智能交通信号控制系统的确是一个专业性较强的综合性应用系统，解决的是我们日常生活中最直接的基本问题，每个人都可以提出看法和观点，但每个人都难以系统的解释存在问题的原因，找到解决问题的办法。专业人士可以设计出理想的模型和算法，可交通参与者的认知和文化水准的差异，使实际效果不感乐观，因此，普及交通管理技术知识，提高对交通现状的宽容和理解，会促进智能交通信号控制系统的逐步完善，使人们早日享受智能化交通的乐趣。计算机网络技术和数字化使数据传输和信息利用得到了可靠保证。可以说，城市道路智能交通信号控制系统是城市道路交通管理随着信息产业技术迅猛发展的综合产物。1 课题相关技术1.1 可编程器件的发展状况当今社会是数字化的社会,是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路(VLSIC,几万门以上)以及许多具有特定功能的专用集成电路。但是,随着微电子技术的发展,设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC)芯片,而且希望ASIC的设计周期尽可能短,最好是在实验室里就能设计出合适的ASIC芯片,并且立即投入实际应用之中,因而出现了现场可编程逻辑器件(FPLD),其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。早期的可编程逻辑器件只有可编程只读存贮器(PROM)、紫外线可按除只读存贮器(EPROM)和电可擦除只读存贮器(EEPROM)三种。由于结构的限制,它们只能完成简单的数字逻辑功能。其后,出现了一类结构上稍复杂的可编程芯片,即可编程逻辑器件(PLD),它能够完成各种数字逻辑功能。典型的PLD由一个“与”门和一个“或”门阵列组成,而任意一个组合逻辑都可以用“与一或”表达式来描述,所以, PLD能以乘积和的形式完成大量的组合逻辑功能。这一阶段的产品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。 PAL由一个可编程的“与”平面和一个固定的“或”平面构成,或门的输出可以通过触发器有选择地被置为寄存状态。 PAL器件是现场可编程的,它的实现工艺有反熔丝技术、EPROM技术和EEPROM技术。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列(PLA),它也由一个“与”平面和一个“或”平面构成,但是这两个平面的连接关系是可编程的。 PLA器件既有现场可编程的,也有掩膜可编程的。 在PAL的基础上,又发展了一种通用阵列逻辑GAL (Generic Array Logic),如GAL16V8,GAL22V10 等。它采用了EEPROM工艺,实现了电可按除、电可改写,其输出结构是可编程的逻辑宏单元,因而它的设计具有很强的灵活性,至今仍有许多人使用。 这些早期的PLD器件的一个共同特点是可以实现速度特性较好的逻辑功能,但其过于简单的结构也使它们只能实现规模较小的电路。典型的PLD的部分结构（实现组合逻辑的部分）为了弥补这一缺陷,20世纪80年代中期。 Altera和Xilinx分别推出了类似于PAL结构的扩展型 CPLD(Complex Programmab1e Logic Dvice)和与标准门阵列类似的FPGA(Field Programmable Gate Array),它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。 这两种器件兼容了PLD和通用门阵列的优点,可实现较大规模的电路,编程也很灵活。与门阵列等其它ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点,因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。1.2 FPGA、CPLD概述FPGA(现场可编程门阵列)与 CPLD(复杂可编程逻辑器件)都是可编程逻辑器件,它们是在PAL,GAL等逻辑器件的基础之上发展起来的。同以往的PAL,GAL等相比较,FPGACPLD的规模比较大,它可以替代几十甚至几千块通用IC芯片。这样的FPGACPLD实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发展,许多公司都开发出了多种可编程逻辑器件。比较典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列,它们开发较早,占用了较大的PLD市场。通常来说,在欧洲用Xilinx的人多,在日本和亚太地区用ALTERA的人多,在美国则是平分秋色。全球PLD/FPGA产品60%以上是由Altera和Xilinx提供的。可以讲Altera和Xilinx共同决定了PLD技术的发展方向。当然还有许多其它类型器件,如：Lattice,Vantis,Actel,Quicklogic,Lucent等。1.3 MAX7000系列CPLD简介Altera的 MAX 7000 CPLDs基于先进的多阵列矩阵（MAX）架构，为大量应用提供了世界级的高性能解决方案 。基于电可擦除可编程只读存储器（EEPROM）的MAX7000产品采用先进的CMOS工艺制造，提供从32到512个宏单元的密度范围，速度达3.5 ns的管脚到管脚延迟。MAX 7000器件支持在系统可编程能力（ISP），可以在现场轻松进行重配置。Altera提供5.0V，3.3V和 2.5V核电压的MAX 7000 器件。高级I/O 标准，Altera的MultiVolt 多电压接口允许设计人员在MAX 7000 设计中无缝集成1.8V，2.5V，3.3V和 5.0V逻辑电平 。由于MAX 7000B 器件对GTL+，SSTL-2，SSTL-3和 64比特 66MHz PCI接口的高级I/O支持 ，MAX器件是很多高速逻辑接口应用的理想方案。MAX 7000器件提供大量封装形式从传统的四角扁平封装（QFP）到高级的节省空间的1.0毫米FineLine BGA封装，MAX 7000器件通过提供广泛的封装选择，满足了现今设计的需求。所有这些封装被优化为支持密度移植，不同密度的器件在同一封装时采用相同的管脚排列。FineLine BGA封装采用SameFrame 管脚排列结构，它提供相同密度下的I/O 兼容。当设计需求变化时，这些移植选项提供了附加的灵活性。MAX 7000S，MAX 7000AE和MAX 7000B器件在相同封装下管脚兼容。通过选择MAX器件，当逻辑需求变化时，设计工程师能够节省工程时间，缩短设计周期，因为这里不需要变更管脚分配。出众的硅片特性，MAX 7000器件是即用性，非易失性，提供全局时钟，在系统可编程，开路输出，可编程上电状态，快速输入建立时间和可编程输出回转速率控制特性的器件。和许多其他硅片特性一起，MAX 7000器件适用于大量系统级的应用。1.4 VHDL硬件描述语言介绍硬件描述语言简称为HDL（Hardware Description Language），是一种用形式化方法来描述数字电路和系统的语言, 也是电子设计人员和电子设计自动化(EDA)工具之间的界面。数字系统设计者利用HDL可以从上层到下层、从抽象到具体逐层的描述自己的设计思想，用一系列分层次的模块来表示复杂的数字系统，然后利用EDA工具逐层进行仿真验证，再把其中需要变为具体实际电路的模块组合经由自动综合工具转换到门级电路网表，接着可用专用集成电路(ASIC)或复杂可编程逻辑器件(CPLD/FPGA)自动布局布线工具把网表转换为具体电路以实现布线结构。HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得比较烦琐。在真正的CPLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，最方便使用那一种HDL就使用那一种,并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。硬件描述语言的发展至今已有二十多年的历史，并成功地应用于电子设计的建模、仿真、验证和综合等各个阶段。到二十世纪80年代，已出现了上百种硬件描述语言，它们对设计自动化曾起到了极大的促进和推动作用但是，这些语言一般各自面向特定的设计领域与层次，而且众多的语言使用户无所适从。因此急需一种面向设计的多领域、多层次、并得到普遍认同的标准硬件描述语言。进入80年代后期，硬件描述语言向着标准化的方向发展。最终VHDL和Verilog HDL语言适应了这种趋势的要求，先后成为IEEE标准。把硬件描述语言用于自动综合还只有近十年的历史。最近五六年来，用综合工具把可综合风格的HDL模块自动转换为具体电路的发展非常迅速，大大地提高了复杂数字系统的设计生产率。VHDL发展得较早，语法严格，VHDL和Verilog HDL两者相比，学习难度要大一点。而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由，初学者容易上手但也容易出错。人们在进行ASIC设计时多采用Verilog语言。在EDA领域除了广泛使用VHDL和Verilog HDL之外,一些国际著名的PLD厂商为有效推广使用自己生产的CPLD /FPGA器件，特别设计推出了适用于本公司CPLD/FPGA器件特性的硬件描述语言。例如Altera公司推出的AHDL就是一个典型的例子。对于使用ALTERA公司CPLD器件的用户来说，掌握AHDL以有效进行ALTERA CPLD/FPGA器件的开发与应用是必要的。从EDA技术的发展趋势上看，直接采用C语言设计CPLD/FPGA将是一个发展方向，现在已出现用CPLD/FPGA设计的C语言编译软件，有人预计可能在5-10年之内C语言很可能将逐渐成为继VHDL和Verilog之后设计大规模CPLD /FPGA的又一种手段 。VHDL的作用：1、VHDL打破软、硬件的界限传统的数字系统设计分为： 硬件设计（硬件设计人员）。 软件设计（软件设计人员）。VHDL是电子系统设计者和 EDA工具之间的界面。EDA工具及 HDL的流行，使电子系统向集 成化、大规模和高速度等方向发展。美国硅谷约有80%的 ASIC和 FPGA/CPLD已采用 HDL进行设计。2、VHDL与C、C+的比较：C、C+ 代替汇编等语言VHDL 代替原理图、逻辑状态图等3、VHDL与电原理图描述的比较：VHDL具有较强的抽象描述能力，可进行系统行为级别的描述。描述简洁，效率高。 VHDL描述与实现工艺无关。电原理图描述需给出完整、具体的电路结构图，不能进行抽象描述。描述繁杂，效率低。电原理图描述与实现工艺有关。1.5 FPGA设计流程及QuartusII介绍FPGA 基本开发流程如图1-5-1所示，主要包括 : 1 设计输入（ Design Entry ）； 2 设计仿真（ Simulation ）； 3 设计综合（ Synthesize ）； 4 布局布线（ Place & Route ）； 5 配置（ Configuration ）。 设计输入 主要有原理图输入和 HDL 输入两种方式，一般开发商都同时支持两种输入方式。还有的甚至提供更多的输入方式，如 Xilinx 公司的 ISE6.0 就提供四种输入方式，包括 EDIF 网表输入。有些熟悉硬件设计的工程师开始喜欢利用原理图进行设计，这种方法非常直观，但基于可移植性和规范化方面的考虑，绝大部分深入 FPGA 设计和 ASIC 设计的工程师最终都将统一到 HDL 平台上来。 设计仿真 包含功能仿真和时序仿真两项主要内容，功能仿真忽略了综合和布局布线导致的时延等因素，仅仅从逻辑上进行仿真，这对设计思路的验证是有帮助的，但必须通过时序仿真作进一步验证，发现并修正时序问题。 设计综合 将 HDL 语言生成用于布局布线的网表和相应的约束。综合效果直接导致设计的性能和逻辑门的利用效率，因此，许多可编程逻辑器件开发商都支持第三方综合和仿真工具，著名的有： Synplicity 、 Synopsys 和 ModelSim 等。 布局布线 工具利用综合生成的网表，在 FPGA 内部进行布局布线，并生成可用于配置的比特流文件 （有了比特流文件就可 down 到板子里了 ) 。布局布线工具与可编程逻辑器件工艺及其布线资源密切相关，一般由可编程逻辑器件开发商直接提供。Altera Quartus II 设计软件提供完整的多平台设计环境，它可以轻易满足特定设计的需要。 它是单芯片可编程系统 (SOPC) 设计的综合性环境。Quartus II 软件拥有 FPGA 和 CPLD 设计的所有阶段的解决方案。此外， Quartus II 软件允许您在设计流程的每个阶段使用 Quartus II 图形用户界面、EDA 工具界面或命令行界面。可以在整个流程中只使用这些界面中的一个，也可以在设计流程的不同阶段使用不同的选项。本章介绍适用于各个设计流程的选项。 本手册的其余章节详细说明设计流程的各个阶段。您可以使用 Quartus II 软件完成设计流程的所有阶段；它是完整且易用的独立解决方案。图1-5-1 FPGA基本开发流程Quartus II 软件包括模块化编译器。 编译器包括以下模块（标有星号的模块表示在编译期间可选，具体要视您的设置而定）：1 Analysis & Synthesis；2 Fitter；3 Assembler；4 Timing Analyzer；5 Design Assistant；6 EDA Netlist Writer；7 Compiler Database Interface。可以在全编译过程中通过选择 Start Compilation （Processing 菜单）来运行所有的编译器模块。 若要单独运行各个模块，可以通过选择 Start（Processing 菜单），然后从 Start 子菜单中为模块选择相应的指令。此外，还可以通过选择 Compiler Tool （Tools 菜单）并在 Compiler Tool窗口中运行该模块来启动编译器模块。 在 Compiler Tool 窗口中，可以打开该模块的设置文件或报告文件，还可以打开其它相关窗口。以下步骤描述 Quartus II 图形用户界面的基本设计流程：1 使用 New Project Wizard （File 菜单）建立新工程并指定目标器件或器件系列。2 使用 Text Editor （文本编辑器）建立 Verilog HDL、VHDL 或 Altera硬件描述语言 (AHDL) 设计。 您可以使用 Block Editor （原理图编辑器）建立流程图或原理图。流程图中可以包含代表其它设计文件的符号。 还可以使用 MegaWizard Plug-In Manager 生成宏功能模块和 IP内核的自定义变量，在设计中将它们实例化。3（可选）使用 Assignment Editor、Settings 对话框（Assignments 菜单）、Floorplan Editor 和/ 或 LogicLock 功能指定初始设计的约束条件。4（可选）使用 SOPC Builder 或 DSP Builder 建立系统级设计。5（可选）使用 Software Builder 为 Excalibur 器件处理器或 Nios 嵌入式处理器建立软件和编程文件。6 使用 Analysis & Synthesis 对设计进行综合。7（可选）使用仿真器对设计执行功能仿真。8使用 Fitter 对设计执行布局布线。 在对源代码进行少量更改之后，还可以使用增量布局布线。9 使用 Timing Analyzer 对设计进行时序分析。10 使用仿真器对设计进行时序仿真。11（可选）使用物理综合、时序底层布局图、LogicLock 功能、 Settings对话框和 Assignment Editor 进行设计优化，实现时序关闭。12 使用 Assembler 为设计建立编程文件。13 使用编程文件、Programmer 和 Altera 硬件编程器对器件进行编程；或将编程文件转换为其它文件格式以供嵌入式处理器等其它系统使用。14（可选）使用 SignalTap II Logic Analyzer、SignalProbe 功能或 ChipEditor 对设计进行调试。15（可选）使用 Chip Editor、Resource Property Editor 和 ChangeManager 进行工程更改管理。2 设计思路及方案介绍系统的设计示意图如图2-1所示。东南西北四个方向各设置有红绿黄和左转灯，并有计时显示。东西方向为主干道，南北方向为支干道。图2-1 设计示意图本设计采用altera的epm7128作为逻辑控制芯片，系统主要包括定时模块、主控电路、译码驱动电路和扫描显示几部分。定时模块中设置有40s、30s、20s、10s计时电路，倒计时可以用减法计数器实现。交通状况由串口输入或八位的STATE7.0输入。具体的输入方法由外部决定可选。3 硬件电路设计硬件电路主要由电源模块、CPLD及其时钟和配置电路、显示模块、串口配置和交通状态输入接口组成。其中CPLD为altera的epm7128s，如图3-1所示。TDO、TCK、TMS和TDI为JTAG配置接口；EAST_RED、EAST_GREEN、EAST_YELLOW、EAST_LEFT分别为东方向的红灯、绿灯、黄灯、左转灯；SOUTH_RED、SOUTH _GREEN、SOUTH _YELLOW、SOUTH _LEFT分别为南方向的红灯、绿灯、黄灯、左转灯；WEST_RED、WEST _GREEN、WEST _YELLOW、WEST _LEFT分别为西方向的红灯、绿灯、黄灯、左转灯；NORTH_RED、NORTH _GREEN、NORTH _YELLOW、NORTH _LEFT分别为北方向的红灯、绿灯、黄灯、左转灯；串口和STATE7.0为交通状况输入可选的两种方式。图3-1 CPLD3.1 CPLD配置电路CPLD的配置采用JTAG配置方式。JTAG(Joint Test Action Group)联合测试行动小组)是一种国际标准测试协议（IEEE 1149.1兼容），主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。标准的JTAG接口是4线：TMS、 TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。如图3-1-1 JTAG配置电路所示，R5、R6为上拉电阻，R4为下拉电阻，可以保证JTAG下载程序时的稳定性。本设计的JTAG接口支持Byte_Blaster MV、Byte_Blaster II和USB_Blaster下载和配置。图3-1-1 JTAG配置电路3.2 时钟发生电路时钟发生电路采用了50MHz的晶振，作为CPLD的外部时钟输入，在程序中用到的所有时钟源都是由此晶振产生的。在计时显示模块中的定时器也是通过这个时钟分频得到的。如图3-2-1时钟产生电路所示。C9和C10的作用是滤波，以保证时钟源尽可能受最少的干扰，以使CPLD工作稳定。图3-2-1 时钟产生电路3.3 数码管及LED显示电路在本设计中采用了发光二极管模拟交通灯，分别使用了红黄绿三种颜色的发光二极管和左转灯。计时模块采用了数码管模拟。如图3-3-1 DISPLAY。图3-3-1 DISPLAY此设计中用到的数码管为共阳极数码管，所以在数码管的位选使用了8050三极管作为开关，如图3-3-2三极管开关电路所示。图3-3-2 三极管开关电路3.4 串口配置电路本设计预留了两个串口，用LT1386作TTL电平和RS232的转换，如图3-4串口服务所示。图3-4 串口服务4 VHDL语言实现智能交通控制系统本设计的交通灯VHDL程序由串口服务模块UART.bsf、交通灯控制模块TRAFFIC.bsf、计时器显示模块DISPLAY.bsf。本设计程序的主框图如图4-1程序框架所示。图4-1 程序框架4.1 串口服务模块本设计预留的两路串口服务接口，可供外部输入交通状态使用，串口波特率设置为9600，校验方4-1-1串口服务所示。图4-1-1 串口服务模块4.2 交通灯控制模块此模块的作用是根据输入的交通状态进行逻辑转换控制输出给LED显示的电平高低，同时控制计时器计数，送给显示模块显示。本设计中交通灯状态的设计使用了状态机，状态机的设置如表4-2-1 状态表所示。此模块TRAFFIC.bsf如图4-2-1交通灯控制所示。表4-2-1 状态表状态主干道支干道时间(s)S0绿灯亮，允许通行红灯亮，禁止通行40S1黄灯亮，停车红灯亮，禁止通行10S2左拐灯亮，允许左拐红灯亮，禁止通行20S3黄灯亮，停车红灯亮，禁止通行10S4红灯亮，禁止通行绿灯亮，允许通行30S5红灯亮，禁止通行黄灯亮，停车10S6红灯亮，禁止通行左拐灯亮，允许左拐20S7红灯亮，禁止通行黄灯亮，停车10图4-2-1 交通灯控制4.3 显示模块由于显示使用了四位扫描方式的数码管，所以在本设计中设计了显示控制模块DISPLAY.bsf，起数码管的译码作用。此设计如图4-3-1显示模块所示。图4-3-1显示模块5 系统实现与测试本系统的主要逻辑设计由一片EPM7128S芯片完成，编写的VHDL源程序在Altera公司的逻辑综合工具Quartus下经过编译和功能仿真测试后，针对下载芯片进行管脚配置，下载到EPM7128S芯片中，进行相应的硬件调试，调试结果与软件仿真的结果相吻合，验证了设计完成了预定功能。选择器件及使用情况：器件选择ALTER公司的AMAX7000S系列中的EPM7128SLC84-6：Chip/ Input Output Bidir ShareablePOF Device Pins Pins Pins LCs Expanders % Utilizedjtd EPM7128SLC84-6 2 20 0 80 66 62 %结束语本文利用硬件描述语言VHDL编程，借助Altera公司的Quartus软件环境下进行了编译及仿真测试，通过FPGA芯片实现了一个实用的交通信号灯控制系统，设计由于采用了EDA技术，不但大大缩短了开发研制周期，提高了设计效率，而且使系统具有设计灵活，实现简单，性能稳定的特点。回顾前面五章的介绍，可以归纳为以下几点:首先阐述了本课题的研究背景，分析了智能交通灯目前的现状，探讨利用FPGA实现智能交通控制系统的意义。然后介绍了利用可编程器件实现智能交通控制系统的技术关键，包括智能交通控制系统的基本理论系统性能等以及FPGA的基础知识如结构特点、开发流程、使用工具等。第三，介绍了利用现场可编程逻辑门阵列FPGA实现智能交通控制系统的原理、电路结构、优化方法等。重点介绍智能交通控制系统在FPGA中的实现方法。第四，在完成系统的核心部分设计之后，对外围电路的设计进行了详细讨论，并给出合适的方案。致谢本论文的工作是在我的毕业设计指导老师刘明兰教授的悉心指导下完成的，导师严谨的治学态度和科学的工作方法给了我极大的影响和帮助，他的博学多识给予我大量的指导，正是在导师的谆谆教导下，我不断克服来自于方方面面的困难，最终较为顺利的完成了毕业设计工作，在此向我的指导老师致以深沉的敬意和诚挚的谢意!感谢班上一起学习的陈雨珩、程星、夏鹏飞、田锐等同学，他们给予了我诸多鼓励和帮助，有了你们生活更精彩，这里表示衷心的感谢!最后，衷心的感谢家人对我的关心、理解和支持。参考文献1罗朝霞.CPLD/FPGA设计及应用.北京:人民邮电出版社,20072李国丽.EDA与数字系统设计.北京:机械工业出版社,20073任爱锋.基于FPGA的嵌入式系统设计.西安:西安电子科技大学出版社,20044王诚.Altera FPGA/CPLD设计(基础篇).北京:人民邮电出版社,20055王诚.Altera FPGA/CPLD设计(高级篇).北京:人民邮电出版社,20056刘凌.数字信号处理的FPGA实现.北京:清华大学出版社,20067周立功等.EDA实验与实现.北京:北京航空航天大学出版社,2007 8程佩青.数字信号处理.北京:清华大学出版社,20089胡广书.数字信号处理导论.北京:清华大学出版社,200510胡广书.数字信号处理导论-理论、算法与实现.北京:清华大学出版社,