时间继电器测试仪的研究毕业论文.doc

河南城建学院本科毕业设计（论文） 概述时间继电器测试仪的研究毕业论文1 概述1.1本课题研究的目的和意义 本课题的时间继电器测试仪的研究,用单片机作为系统的主要控制部件,实现对整个电路的测试信号控制、数据运算处理、键盘扫描和控制液晶显示器(LCD)的显示输出等。选报这个课题，数字时间继电器是自动控制系统中常用的一种控制电器。由于其具有延时精度高、延时范围广、在延时过程中延时显示直观等诸多优点，是传统时间继电器所不能比拟的，故在当前自动控制领域里已基本取代传统的时间继电器。数显时间继电器是近年发展起来的新一代控制仪器，它采用八位微电脑核心芯片，为通电延时面板式继电器，上下两排数码管显示，并应用了独特的抗干扰技术应用于冶金、电子、机械、纺织等需要时间控制的场合。然而对时间继电器计时准确性的测试仪却没有得到同步发展，因而对时间继电器测试仪的研究就成为一项紧迫的任务。1.1.1时间继电器测试仪国内外现状早期在交流电路中常采用空气阻尼型时间继电器 ,它是利用空气通过小孔节流的原理来获得延时动作的。它由电磁系统、延时机构和触点三部分组成。目前最常用的为大规模集成电路型的时间继电器，它是利用阻容原理来实现延时动作。虽然国内外时间控制器起步较晚，但在时间继电器领域也有了长足的发展，尤其是近几年来随着我国电子技术的不断发展和国内专用时间继电器芯片的大量研发及应用。然而在国内外对这些大量应用的数显时间继电器的及时准确性和自动测试仪的研究却没有得到同步发展，目前国内外大多数使用单位仍然在大量采用传统的机械式或者是模拟式时间检测仪器来测量时间电器的计时准确度，这种检测仪体积大精度低操作复杂对测试人员要求要。这严重的制约了时间继电器的推广应用，因而这就迫切的需要研究一款体积小、重量轻、操作简单的数显时间继电器测试仪。1.1.2时间继电器测试仪发展趋势测试仪的发展，最早是由机械装置来完成测量任务的，后来发展到采用分离电子器件来完成，到现在已开始向着采用专用的CMOS芯片来替代，尤其近几年可编程逻辑控制器以其通用性强、灵活性好、硬件配套齐全、编程方法简单易学及可靠性高，被广泛地应用于自动控制测量仪器领域。目前测试仪器仪表正在完成从模拟技术向数字技术的转变;正朝着数字化、微型化、智能化、网络化方、虚拟化等向发展。时间继电器智能测试仪也必将顺应这一趋势，将朝着性价比高、通用性强、体积小、功耗低、抗干扰能力强、良好的数据处理能力、测量范围宽、测量精度高、易于人机对话、能够进行远程控制测量并且测量方法简便以及易于升级等方向发展。随着电子技术与计算机技术的不断发展，以单片机为核心的智能测量控制系统层出不穷。在被测信号中，较多的是模拟信号和数字开关信号，而且还经常遇到以时间/频率为参数的被测信号，例如通信、雷达、卫星、导航及流量、转速、晶体压力传感器以及经过参变量时间/频率转换后的信号等。对于以时间/频率为参数的被测信号，通常采用的是测频法或测周法。该测试仪系统的设计扬弃了传统的自下而上的数字电路设计方法，采用先进的技术及自上而下的设计，把资源丰富、控制灵活及良好人机对话功能的单片机和具有内部结构重组、现场可编程的芯片完美的结合起来，实现了对被测信号(时间/频率)的测量。由于具有编程方便、速度快、集成度高、价格低、可靠性好，从而使系统研制周期大大缩短，产品的性能价格比得到提高。FPGA芯片 (ACEX1K30)采用VHDL语言编程，并在Quartus设计平台上实现了全部编程设计，单片机采用底层语言编程，可以精确地控制闸门的开启和关闭，从而进一步提高了测量精度。1.2本课题的主要研究内容1研究了时间继电器测量的基本原理及其误差分析；2单片机作为测试仪的主控部件实现了对仪器的管理、控制和显示；3基于Quartus和VHDL语言在FPGA芯片ACEX1K上采用自上而下的数字电子系统设计方法，实现了对时间继电器测试仪的硬件及软件设计；1.3时间/频率测量方法及其产生的误差分析时间/频率的测量是电子测量领域的最基本的测量之一。在数字化测量系统中对时间的测量通常都是转化为对频率的测量。由于频率信号抗干扰能力强、易于传输、可以获得较高的测量精度，所以对频率测量方法的研究越来越受到重视。目前许多非频率量的传感信号都要转化为频率信号来进行测量。而常用的时间/频率测量方法通常有以下两类:一类是模拟测量方法，另一类是数字测量方法。1.3.1模拟测量方法及其产生的误差分析时间/频率测量技术按工作原理可以分为直接法和比较法两类:1 直接法直接利用电路的某种频率响应特性来测量频率值。在某电路中，输入被测频率Fx是电路和设备的已知参数a，b，c，.，.的确定的函数关系。 Fx=(a,b,c) （式1.1）式中由于a、b、c是电路的已知参数，可根据a、b、c等的值求得Fx的值。这种测量方法简单，但是精度低。其测量误差主要来源于频率特性式的理论误差，各参数的测量误差以及判断误差。用这种方法测量频率的典型方法有电桥法和谐振法。前者用于低频段，后者主要用于高频段或微波段，随着数字电子技术的发展这种测量方法正逐渐被数字测量方法取代。2比较法比较法通过利用标准频率Fo和被测频率Fx进行比较来测量频率Fx的。其测量原理就是调整参数m、n使下式成立:nFx=mFo (m，n为正整数) (式1.2)则可求得Fx。利用比较法测量的精确度取决于标准频率Fo和判断上述等式成立的精确度。拍频法、示波器法和差频法等测量频率的方法都是属于此方法的测量范畴。前两种方法主要用于低频频率段的测量，差频法通常用于高频频率段的测量。但是随着数字电子技术的发展模拟测量方法正逐渐被数字测量方法取代，数字测量方法被越来越广泛的应用，下面就对其进行介绍。1.3.2数字测量方法及其产生的误差分析电子计数器也是一种利用比较法进行测量的最常见最基本的数字化仪器，是其它数字化测量仪器的基础，因而在时间/频率的测量中被广泛应用。计数器测量方法是其典型的应用。计数器测量方法是根据频率的定义，记下单位时间内周期信号重复的次数。目前该方法被广泛应用的是电子计数器。此方法的测量精度主要取决于基准时间和记数的量化误差，本次设计就是采用的电子计数器法，下面对其进行详细介绍。传统的电子计数器法测频方法通常有以下两种:一种是直接测频法，另一种是测周期法。近年来在传统测频方法的基础上人们又提出了等精度恒误差测频法。1直接测频法所谓直接测频法是根据频率的定义，把被测频率信号经信号调理电路后，加到闸门的输入端，只有在闸门打开时间T(以秒计)内，通过计数器计数被测信号的脉冲个数N，从而通过频率的定义计算出被测信号的频率。直接测频法的原理框图如图1-1所示。脉冲调理电路将被测信号转变成脉冲信号，其频率与被测信号频率Fx完全相同，将它送入闸门。闸门的开关时间由门控信号控制。脉冲为在开门时间内通过闸门的被测脉冲信号被送至计数器计数，时基信号发生器产生精确的开门时间，若在开门期间计数器计数值为N，则被测信号的频率为: Fx=N/T （式1.3）信号调理闸门计数器门控电路时基信号发生器图1-1 直接测频法原理框图2测周期法测周期法是通过测量被测信号的周期来计算频率的。其测量电路框图如图1-2所示。被测信号经信号调理电路变成方波信号后，加到门控电路形成门控信号Tx，控制闸门开关。在打开闸门期间，周期为To的时基信号通过闸门送到计数器计数。设电子计数器计得的时钟脉冲个数为N，则有:Tx=NTo Fx=l/Tx=l/NTo=Fo/N （式1.4）FX时基信号K分频器闸门计数器信号调理电路门控电路TO门控信号Tx图1-2 测量周期的原理框图3等精度恒误差测频法1）基本方法:为了保证测试精度，一般对于高频信号采用直接测频法;对于低频信号采用测周期法，这就使得测试很不方便，因此人们近年来提出等精度恒误差测频法(多周期同步测频法)。等精度恒误差测频法是在直接测频法的基础上发展起来的。它的闸门时间不是固定的值，而是被测信号周期的整数倍，即与被测信号同步，因此，消除了对被测信号计数所产生“1误差”，并且达到了在整个测试频段的等精度测量。等精度恒误差测频法是一种测量精度与被测信号频率无关的测频电路，图1-3给出了该等精度恒误差计数器的测频原理框图。在测量时间内，被测信号Fx，经脉冲调理电路转换成脉冲信号后通过闸门A由计数器A计数，时基脉冲信号Fo通过闸门B由计数器B计数。闸门A和闸门B的开关可由单片机通过控制闸门时间预置电路和同步门控电路来完成的，从而得到完全相同的闸门开门时间。计数器A和计数器B在相同闸门时间T内对被测脉冲信号Fx和时基脉冲信号Fo分别计数Nx和No，且有:Fx=Nx/T，Fo=No/T;消去T有: Fx=NxFo/No （式1.5）脉冲信号闸门A可控计数器A闸门时间预置电路时基脉冲闸门B同步门控电路可控计数器B单片机被测信号FXFoTT图1-3 等精度测频法原理框图1.4时间继电器测试仪设计方案论证依据前面的时间/频率测量原理及其误差分析，我选择了直接测频方法来完成本次设计。对于前面提到的等精度恒误差测频方法由于是近几年才发展起来的所以没有在本设计中采用，但是如果将来要对系统进行改进或升级则需要优先考虑这种方法，这也是本设计下一步需要完善的地方。随着计算机技术、大规模集成电路技术、EDA技术的发展和可编程逻辑器件的广泛应用，传统的自下而上的数字电路设计方法、工具以及分离器件等已远远落后于当今技术的发展。基于EDA技术和硬件描述语言(VHDL)的自上而下的设计方法正在承担起越来越多的数字系统设计任务。本时间继电器智能测试仪的设计就采用了自上向下的设计方法，用单片机作为系统的主要控制部件，实现对整个电路的测试信号控制、数据运算处理、键盘扫描和控制液晶显示器的显示输出等。以一块现场可编程逻辑器件FPGA芯片 (ACEX1K30)，完成时基分频、时序逻辑控制、计数、输出等功能。基于QuartusII，用VHDL语言编程对FPGA进行设计、编译、调试、仿真和下载，实现了测试仪的模块化设计。这样相对于分离器件来说大大的缩小了体积、减轻了重量，提高了系统的集成度和可靠性。在AT89552单片机控制下，当打开闸门时，被测器件时间继电器的信号和时间基准信号被送入计数器的输入端开始计数，当闸门信号关闭时计数器停止计数，单片机将FPGA内的12位十进制计数器的计数值读入其内存进行处理后，并将计数结果送LCD显示。通过对本地键盘或远地可程控面板操作，可以分别对时间继电器和时基信号计数器的开启、停止计数功能进行控制，也可以对各个计数器进行初始化。该系统除了能够测试我单位的时间继电器的准确性外，还可以用来测试数字信号的频率，对系统稍作改动还可以用于测量脉宽及占空比等。AT89552单片机内含256字节RAM和SK字节快闪存储器，因此全部控制程序可装入单片机。系统将单片机的控制灵活性及FPGA芯片 (ACEX1K30)的现场可编程性相结合，不但大大缩短了开发研制周期、降低了设计成本，而且使本系统具有结构紧凑、体积小、重量轻、可靠性好、精度高、易于升级等优点。41河南城建学院本科毕业设计（论文） 时间继电器测试仪的硬件电路设计2 时间继电器测试仪的硬件电路设计2.1时间继电器测试仪的组成及总体框图时间继电器测试仪的组成如图2-1所示，它主要由被测时间继电器组、继电器测试仪主机系统和测试仪显示控制面板三部分组成、其核心部分由时间继电器测试仪主机系统组成，它主要包括CPU(AT89S52单片机)、FPGA(现场可编程逻辑芯片 ACEX1K30)、键盘、液晶显示等部分和其它各种接口等;其他部分还包括时间继电器组(可以同时最多测量8个不同规格的时间继电器)以及测试仪虚拟显示控制面板等组成。系统复位后，各部分都处于准备工作状态。在启动信号到来后，被测时间继电器的信号和基准频率信号在单片机的控制信号的控制下进入FPGA中的计数器计数，计数结束后其结果送到缓冲器，当单片机接收到计数结束信号后到缓冲器取出数据进行处理后送到液晶显示器进行显示输出。键盘控制命令通过串口读入单片机，实现启动/停止测量、初始值设置、测时间继电器或者测频选择功能以及测时间继电器的时标设置和测频率时的闸门时间设置等。测试仪虚拟显示控制面板也可以进行本地和远程测试设置和显示以及本地键盘所具有的一切控制功能。时间继电器测试仪的总体框图如图2-2所示。时间继电器时间继电器时间继电器时间继电器FPGALCD按键C P U测 试 仪 显 示 控 制 面 板（电 脑）时间继电器组测试仪主机系统图2-1 时间继电器测量仪组成框图闸门计数器LCD门控时基模块缓冲器接口键盘CPUFxFs图2-2 时间继电器测量仪总体框图2.2单片机主控模块设计AT89552是一种高性价比的微控制器，结合系统设计需要选用了这一元器件。由于它是一款低功耗、高性能CMOS8位微控制器，具有8K在系统可编程Flash存储器。使用Intrel公司高密度非易失性存储器技术制造，与工业80C51产品指令和引脚完全兼容。片上Flash允许程序存储器在系统可编程，亦适于常规编程器。在单芯片上，拥有灵巧的8位CPU和在系统可编程Flash，使得AT89s52能够为众多嵌入式控制应用系统提供高灵活、超有效的解决方案。AT89S52具有以下标准功能:8k字节Flash，256字节RAM，32位1/0口线，看门狗定时器，2个数据指针，三个16位定时器/计数器，一个6向量2级中断结构，全双工串行口，片内晶振及时钟电路。另外，AT89552可降至0Hz静态逻辑操作，支持2种软件可选择节电模式。空闲模式下，CPU停止工作，允许RAM、定时器/计数器、串口、中断继续工作。掉电保护方式下，RAM内容被保存，振荡器被冻结，单片机一切工作停止，直到下一个中断或硬件复位为止。2.2.1单片机控制电路设计单片机测频控制电路如图2-3所示，单片机通过总线与FPGA相连，并完成整个测量电路的测试控制、数据处理、键值输入和液晶显示输出的控制、管理等工作。FPGA内部集成了门控电路、计数电路和分频电路等，从而完成各种测试功能。1、系统的复位清零由单片机控制。在每次钡!量前都要对各个模块进行复位，从而保证在连续测量时的准确性。2、Fs为标准频率信号输入端，是由5M的有源恒温晶振经过不同系数分频后提供不同时基频率。3、系统的测继电器和测频功能是由单片机的CS0和CS1来控制的。当CS0=1，CS1=0是测量时间继电器;CS0=0，CS1=1测量频率。4、在进行时间继电器测量时闸门的开启、关闭时刻是通过时间继电器本身来控制的;在进行频率的测量时闸门的开启和关闭是通过键盘设置并由单片机进行控制。5、FPGA在对被测信号进行计数时，采用12位十进制计数器进行计数，48位数据通过总线利用AT89S52单片机的P0口分6次将计数器中的数据全部读出。被读出的6组8位数据经过单片机运算处理后，通过其P2口控制的地址编码控制数据的输出。经处理的数据送液晶显示器显示输出，从而完成了系统的测试任务。图2-3 单片机控制电路2.3基于VHDL及QuartusII设计测试仪模块2.3.1VHDL语言简介VHDL的英文全称是VHSIC(Very High Speed Integrated Circuit) Hardware Description Language。1983年由美国国防部(DOD)发起创建，由IEE (The institute of Electrical and Electronics Engineers)进一步发展并在1987年作为“IEE标准1076”发布。1993年被更新为IEEE标准1164。HDL的出现是为了适应电子系统设计的日益复杂。若以计算机软件的设计与电路设计做个类比，机器码好比晶体管/MOS管;汇编语言好比网表;则HDL语言就如同高级语言，VHDL在语法和风格上类似于现代高级编程语言，如C语言。但要注意，VHDL毕竟描述的是硬件，它包含许多硬件特有的结构。现在VHDL被广泛用于:电路设计的文档记录、设计描述的逻辑综合、电路仿真等。VHDL及自顶向下的设计方法在大型数字系统设计中被广泛采用。先用较抽象的语言(行为/算法)来描述系统结构，然后细化成各模块，最后可借助编译器将VHDL描述综合为门级。设计过程一般如下:1代码编写;2由综合器(如Synplify，SynoPsys等)综合成门级网表;3前仿真/功能仿真;4布局/布线至某一类CPLD用PGA中;5后仿真/时序仿真。2.3.2 QuartusII概述QuartusII是Alera提供的FPGA /CPLD集成开发环境，Alera是世界最大可编程逻辑器件供应商之一。QuartusII在21世纪初推出，是Alera前一代FPGA /CPLD集成开发环境MAX+PLUSII的更新换代产品，其界面友好、使用便捷。在FPGA上可以完成开发的整个流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。Alera的QuartusII提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统(SOPC)设计的综合性环境和SOPC开发的基本设计工具，并为 Alera DSP开发包进行系统模型设计提供了集成综合环境。QuartusII设计工具完全支持VHDL、Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。QuartusII也可以利用第三方的综合工具，如Leonard Spectrum，并能直接调用这些工具。同样QuartusII具备仿真功能，同时也支持第三方的仿真工具，如Model Sim等。此外QuartusII与MATLAB和DSPBuilder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。QuartusII包括模块化的编译器。编译器包括的功能模块有分析/综合器(Analysis synthesis)、适配器(Fitter)、装配器(Assembler)、时序分析器(Timing Analyzer)、设计辅助模块(Design，Assistant)、EDA网表文件生成器 (EDA Net list Writer)和编辑数据接口 (Compiler Database Interface)等。可以通过选择start Compilation来运行所有的编译器模块，也可以通过选Start择单独运行各个模块。还可以通过选择Compiler Tool(Tools)菜单，在Compiler Tool窗口中运行该模块来启动编译器模块。在Tool窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。此外，QuartusII还包含许多十分有用的 LPM(Library of Parameterized Modules)模块，它们是复杂或高级系统构建的重要组成部分，在SOPC设计中被大量使用，也可在普通设计文件一起使用。QuartusII提供的函数均基于器件的结构做了优化设计。在许多实用情况中，必须使用宏功能模块才可以使用一些特定器件的硬件功能。例如各类片上存储器、DSP模块、PLL等QuartusII编译器支持的硬件描述语言有VHDL(支持VHDL87及VHDL97标准)、Verilog HDL、AHDL(Alera HDL)，AHDL是Alera公司自己设计、制定的硬件描述语言，是一种以结构描述方式为主的硬件描述语言，只有企业标准。QuartusII允许来自第三方的文件输入，并提供了很多EDA软件的接口。QuartusII持层次化设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块(元件)进行调用，从而解决了原理图与HDL混合输入设计的问题。在设计输入之后，QuartusII的编译器将给出设计输入的错误报告。QuartusII拥有性能良好的设计错误定位器，用于确定文本或图形设计中的错误。对于使用HDL的设计，可以使用QuartusII带有RTL Viewer的观察综合后的RTL图。在进行编译后，可对设计进行时序仿真。在作仿真前，需要利用波形编辑器编辑一个波形激励文件，用于仿真验证时的激励。编译和仿真经检测无误后，便可以将下载信息通过QuartusII提供的编程器下载入目标器件中了。2.3.3电子系统的设计方法传统的设计方法传统的数字电子系统或IC设计中，手工设计占了较大的比例。一般先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试。手工设计方法的缺点是:1）复杂电路的设计、调试十分困难;2）如果某一过程存在错误，查找和修改十分不便;3）设计过程中产生大量文档，不易管理;4）对于集成电路设计而言，设计实现过程与具体生产工艺直接相关，因此可移植性差;5）只有在设计出样机或生产出芯片后才能进行实测。传统的集成电路设计流程图2-4所示。功能定义功能验证电路生成布局布线功能仿真芯片制造图2-4 传动的集成电路设计流程图由传统的手工设计发展而来的自底向上的设计方法，在进行手工电路设计时，一个硬件系统的实现过程是从选择具体的元器件开始的。过去，电子产品设计的基本思路一直是先选用标准通用集成电路芯片，再由这些芯片和其他元件自下而上的构成电路、子系统和系统。这样设计出的电子系统所用元件的种类和数量均较多，体积与功耗大，可靠性差。随着集成电路技术的不断进步，现在人们可以把数以亿计的晶体管，几万门、几十万门、甚至几百万门的电路集成在一块芯片上。半导体集成电路己由早期的单元集成、部件电路集成发展到整机电路集成和系统电路集成。电子系统的设计方法也由过去的那种集成电路厂家提供通用芯片，整机系统用户采用这些芯片组成电子系统的自底向上(bottom-up)设计方法改变为一种新的自顶向下(top-down)设计方法。在这种新的设计方法中，由整机系统用户对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路(ASIC)来实现，且这些专用集成电路是由系统和电路设计师亲自参与设计的，直至完成电路到芯片版图的设计，再交由工厂加工，或者是用可编程ASIC例如 (FPGA和CPLD)现场编程实现。图2-5和图2-6所示为电子系统的两种不同设计方法的流程。“自顶向下”与“自底向上”的设计方法随着集成电路发展，自底向上的设计方法已逐步被现代的自顶向下的设计方法所取代。所谓自顶向下的设计，就是设计者首先从整体上规划整个系统的功能和性能，然后对系统进行划分，分解为规模较小、功能较为简单的局部模块，并确立它们之间的相互关系，这种划分过程可以不断地进行下去，直到划分得到的单元可以映射到物理实现。图 2-5 自顶向下的设计方法流程图 图2-6 自底向上的设计方法流程图自顶向下的设计方法是随着硬件描述语言(HDL)和EDA工具同步发展起来的。硬件描述语言可以在各个抽象层次上对电子系统进行描述，而且借助于EDA设计工具，可以自动实现从高层次到低层次的转换，这就使得自顶向下的设计过程得以实现。采用自顶向下的设计方法的优点是显而易见。由于整个设计是从系统顶层开始的，结合模拟手段，可以从一开始就掌握所实现系统的性能状况，结合应用领域的具体要求，在此时就调整设计方案，进行性能优化或折衷取舍。随着设计层次向下进行，系统性能参数将得到进一步的细化与确认，随时可以根据需要加以调整，从而保证了设计结果的正确性，缩短了设计周期，设计规模越大，这种设计方法的优势越明显。自顶向下的设计方法的缺点就是需要先进的EDA设计工具和精确的工艺库的支持。自顶向下的设计方法流程如图2-5所示。与传统的设计方法相比EDA具有如下优点:1)采用硬件描述语言作为设计输入。用HDL语言对数字电子系统进行抽象的行为与功能描述到具体的内部线路结构描述，从而可以在电子线路的各个阶段、各个层次进行计算机模拟检验，保证设计过程的正确性。可以大大降低设计成本，缩短设计周期。2)库(Library)的引入。EDA工具之所以能够完成各种自动设计过程，关键是有各类库的支持。如逻辑仿真时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等。这些库都是EDA设计公司与半导体生产厂商紧密合作、共同开发的。3)设计文档的管理。某些硬件描述语言也是文档型的语言(如VHDL)，极大地简化设计文档的管理。4)强大的系统建模、电路仿真功能。EDA技术中最为瞩目的功能，即最具现代电子技术特征的功能是日益强大的逻辑设计仿真测试技术。EDA仿真测试技术只需通过计算机，就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，在完成实际系统安装后，还能对系统上的目标器件进行所谓边界扫描侧试。这一切都极大地提高了大规模系统电子设计的自动化程度。如果与传统的使用专用功能器件等分离元件构成的应用电子系统的技术性能和设计手段相比，EDA技术及其设计系统具有更加明显的优势。5)具有自主知识产权。6)开发技术的标准化、规范化以及IP核的可重复利用性。7)适用于高效率大规模系统设计的自顶向下设计方案。从电子设计方法学来看，EDA技术的最大优势就是能将所有设计环节纳入统一的自顶向下的设计方案中。传统的电子设计技术中，由于没有规范的设计工具和表达方式，无法进行这种先进的设计流程。8)全方位地利用计算机自动设计、仿真和测试技术。EDA不但在整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟，而且在系统板级设计结束后仍可利用计算机对硬件系统进行完整的侧试(边界扫描技术)。对于传统的设计方法，如单片机仿真器的使用仅仅只能在最后完成的系统上进行局部的硬件仿真调试，在整个设计的中间过程是无能为力的。至于硬件系统测试，由于现在的许多系统主板不但层数多，而且许多器件都是BGA(Ball-Grid Array)封装，所有引脚都在芯片的底面，焊接后普通的仪器仪表无法接触到所需要的信号点，因此无法测试。9)对设计者的硬件知识和硬件经验要求低。EDA技术的标准化和HDL设计语言与设计平台对具体硬件的无关性，使设计者能更大程度地将自己的才智和创造力集中在设计项目性能的提高和成本的降低上，而将更具体的硬件实现工作让专业部门来完成。显然，高技术人才比经验性人才的培养效率要高得多。10)高速性能好，这是与以CPU为主的电路系统相比。以软件方式控制操作和运算的系统速度显然无法与纯硬件系统相比，因为软件是通过顺序执行指令的方式来完成控制和运算步骤的，而用HDL语言描述的系统是以并行方式工作的。以对A/D进行数据采样控制为例，采样周期包括对A/D工作时序的控制和将每一次获得的数据存入RAM(或FIFO)中。工作12MHZ晶振频率的MCS51系列单片机对刀D控制的采样频率为20KHZ上下，即约每秒两万次。但若用FPGA中设计的状态机来完成同样的工作，如对于具有流水线采样工作时序的A/D来说，只需两个状态即可完成一次采样，状态间转换的时间仅为一个时钟周期，而如果FPGA的工作频率是100MHZ，则采样速度可达50MHZ。11)纯硬件系统的高可靠性。大量事实表明，由CPU为核心的系统的可靠性通常不高，而且与CPU的种类关系不大，即任何由CPU为主控单元的系统，都不得不受到用户的特别关注。其主要原因是，以软件运行为核心的CPU的指令地址指针在外部干扰下，容易发生不可预测的变化，而使运行陷入不可预测的非法循环中，使系统瘫痪。事实上，许多要求高可靠的智能控制系统完全可以利用EDA技术以全硬件来实现。例如状态机就是很好的选择。它的运行方式类似于CPU，但却有良好的可靠性和高速的性能。因为在外部强干扰情况下，状态机的死寂机(进入非法装态)情况是可预测的，这包括非法状态的数量和进入状态的可预测性，以及是否己经进入的非法状态的可判断性。因为状态机的非法状态的编码方式和数量是明确的，从而确保了恢复正常状态各种措施的绝对可行性。2.4时间继电器测试仪模块设计2.4.1FPGA的简介现场可编程门阵列FPGA(Field Programmable Gate Array) 和复杂可编程逻辑器件CPLD(Complex Programmable Logic Device)同属于近年来发展迅速的大规模可编程专用集成电路(ASIC)。FPGA器件的现场可编程技术和CPLD器件的在系统可编程技术 ISP(In System Programmable)使可编程器件在使用上更为方便，大大缩短了设计周期，减少了设计费用，降低了设计风险。现场可编程门阵列FPGA是一种高密度的可编程逻辑器件，其集成密度最高达100万门/片，系统性能可达200MHz。CPLD主体结构是与或阵列，具有ISP功能的CPLD器件由于具有同FPGA器件相似的集成度和易用性，在速度上还有一定的优势，使其在可编程逻辑器件技术的竞争中与FPGA并驾齐驱，成为两支领导可编程器件技术发展的力量之一。.CPLD与FPGA性能特点比较:虽然CPLD和FPGA同属于可编程ASIC器件，都具有用户现场可编程特性，都支持边界扫描技术，但由于CPLD和FPGA在结构上的不同，决定了CPLD和FPGA在性能上各有特点l)、在集成度方面，FPGA可以达到比CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。2)、FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而移项丰富的结构。3)、CPLD通过修改具有固定内连电路的逻辑功能来编程，FPGA主要通过改变内部连线的布线来编程，FPGA可在逻辑门下编程，而CPLD是在逻辑块下编程，在编程上FPGA比CPLD具有更大的灵活性。4)、从功率消耗上看，CPLD的缺点比较突出。一般情况下，CPLD功耗要比FPGA大，且集成度越高越明显。5)、在编程方式上，目前的CPLD主要是基于 E2PROM或FLASH存储器编程，编程次数达1万次。其优点是在系统断电后，编程信息不丢失。CPLD又可分为在编程器上编程和在系统编程两种。ISP器件的优点是不需要编程器，可先将器件装焊于印制板，再经过编程电缆进行编程，编程、调试和维护都很方便。FPGA大部分是基于SRAM编程，其缺点是编程数据信息在系统断电时丢失，每次上电时，需从器件的外部存储器或计算机中将编程数据写入SRAM中。其优点是可进行任意次数的编程，并可在工作中快速 (On the Fly)编程，实现板级和系统级的动态配置，因此可称为在线重配置(ICR)的PLD或可重配置硬件(RHP: Reconfigurable Hardware Product)。 ACEX 1K系列FPGA器件基于各个器件的特性及本系统的实际需要，我们决定使用Altera公司的ACEX 1K30系列芯片。 ACEX 1K系列器件的特点是将查找表(LUT)和内嵌阵列块(EAB)相结合，提供了效率很高而又廉价的结构。基于LUT的逻辑对数据路径管理、寄存器强度、数学计算和数字信号处理(DSP)的设计提供优化的性能和效率，而EAB可实现RAM、ROM、双口RAM或FIFO功能，这使得 ACEX 1K系列器件适合于复杂逻辑及存储器功能如DSP、宽域数据路径管理、数据变换和微处理器等各种高性能通信应用。基于可重构 CMOSSDRAM单元， ACEX 1K结构具有实现一般门阵列宏功能所需的所有特征，相应的多引脚数提供与系统元器件的有效接口。先进的复杂逻辑及存储器处理功能和2.5V低电压要求使得 ACEX 1K器件满足廉价和高容量的应用要求。每个 ACEX 1K器件包含一个实现存储器及特殊逻辑功能的增强型嵌入式阵列和实现一般逻辑的逻辑阵列。嵌入式阵列由一系列 EAB组成，每个EAB提供40%位。逻辑阵列由逻辑阵列块(LAB)组成，每个LAB包含八个逻辑单元(LE)和一个局部互连，一个LE由一四输入LUT、一个可编程触发器和为了实现进位及级联功能的专用信号路径组成。八个LE可实现中规模的逻辑块，如八位计数器、地址译码器或状态机，或跨LAB进行组合以建立更大的逻辑块。每个LAB代表大约96个可用逻辑门。Altera可编程逻辑器件开发设计Altera公司在推出各种可编程逻辑器件的同时，也不断升级其相应的开发工具软件。目前，其主要开发软件有MAX+PLUSII和Quartus II。本设计采用的是 Quartus II。使用QuartusII的设计过程包括以下几步，若任一步出错或未达到设计的要求则应修改设计，然后重复以后各步。设计流程如图2-7所示。设计输入编译项目完成编程测试仿真与定时分析修改设计图2-7 FPGA芯片的设计流程2.4.2 ACEX 1K30的引脚分布根据系统设计情况选取ACEX 1K30器件作为设计载体，其引脚分布如图2-8所示，它是Altera公司2000年推出的2.5V、低价格SRAM工艺PLD (FPGA)器件。其带有6个嵌入式存储块(EAB)，每个嵌入式存储块(EAB)的容量为4Kb。其主要技术指标如表2-1所示:表2-1 ACEX 1K30主要技术指标典型门数最大系统门数逻辑单元数EAB数全部RAM位数最大用户I/O引出端数3000011900017286245761712.4.3基于FPGA的测试仪顶层模块设计整个测量仪的FPGA顶层模块共由四个子模块构成，它们分别是控制模块、基准时基产生模块、闸门模块、计数模块。按照它们之间的信号连接关系构成了如图2-8的测试仪FPGA顶层模块。图2-8 测试仪FPGA顶层模块图由图2-8可以看出整个模块有4个输入信号。它们分别为系统的基准时钟信号Fs，被测频率信号Fx，系统复位信号RSET(高电平有效)和开始测量信号START。其中Fs是时间/频率测量系统的基准时钟，整个系统的工作都是以其为基础，系统正常工作时由外加晶振提供;Fx为需要测量的外部频率信号;RESET为系统的复位信号，用于整个系统的复位工作，一般在系统开始一次新的测量之前都要进行一次复位工作;START用于控制系统开始测量，当系统接收START信号后在门控信号有效时就开始对被测信号进行计数，并输出测量结果。系统的输出信号DATEODATE7为计数器的计数值输出信号送到缓冲器等待CUP来读取;Count_end为计数结束信号，当其有效时通知CPU来取数并进行处理然后送液晶显示器进行显示。2.4.4 FPGA各功能模块逻辑设计控制模块设计1)控制模块概述控制模块的功能是产生各种控制信号，去控制各个单元的工作，使系统按照一定的工作程序完成自动测试任务。在控制模块的统一指挥下，计数模块按照“复位-测量-显示”的顺序自动地进行。控制模块的模块图如图2-9示。图 2-9 控制模块图 图2-10 控制模块流程图2)控制模块输入输出说明从图2-9以看到有六个信号输入端它们分别是:测量开始信号输入端Start，测继电器/测频控制信号输入端Control，时间继电器信号输入端Relay，基准时基信号输入端Fs，被测频率信号输入端Fx和闸门时间信号输入端Gate time。三个信号输出端:计数使能输出端en，计数结果信号出端Count和计数结束信号输出端 Count end。3)控制模块工作流程控制模块流程如图2-10所示，系统完成计数器清零、初始值设置如值en=1、RESET=0(高电平有效)等。然后确定时间测量继电器还是测量频率:当测继电器/测频控制信号Control=1时测量时间继电器信号;当Control=0测量外部的频率信号。由单片机控制给出一个测量开始信号Start系统进入准备测量状态。当被测量的门控信号有效时就进入计数器进行计数，计数完成后由单片机完成对数据的运算处理、输出显示等功能。4)控制模块小结控制模块是本系统的核心部分，因此它是本系统的设计的重点同时也是难点，该模块的优劣将直接影响到系统的精确度和稳定度。为了能够很好的完成控制任务，采用了目前流行的硬件描述语言(VHDL)设计了门控模块。它主要是产生精准的控制信号，控制系统各个模块协同工作，最终完成系统的测试任务。基准时基产生模块设计1)基准时基产生模块概述基准时基产生模块主要用来产生时间/频率测量时计数模块所需要的标准频率或基准时间间隔(及闸门时间)。对时间或频率的基准有两点要求:a、标准性时基是量化的标准，如果其值不准确将直接影响到测试仪的精度，作为时间/频率的基准源应该是一个具有高稳定度的信号源，由于没有稳定性就谈不上标准性。在各种振荡器中，只有石英晶体振荡器才能担当这种标准信号源，因而本设计选择了恒温石英晶体振荡器。b、多值性为了便于对各种输入值的量化比较，要求计数模块中具有多种量化单位。而石英晶体振荡器只能产生一个固定频率的信号，可采用多级分频或者倍频的方法以获取多种标准的量化单位值。其分频模块图如图2-11所示。图2-11 基准时基产生模块图2)基准时基产生模块输入输出说明基准时基产生模块如图2-11所示:它有一个基准时基信号输入端Fs，该信号由系统的恒温晶振提供;三个分频信号选择输入端S0、S1、S2，它们由单片机控制，根据不同的被测信号选择经分频后的不同时基信号，以保证测量的准确性;八个经分频后输出的不同基准时基信号Fs0、Fsl、Fs2、Fs3、Fs4、Fss、Fs6、Fs7，在测时间继电器时它们作为计数器的计数脉冲信号输入端，在测频时它们用于提供基准的闸门时间。3)基准时基产生模块工作流程基准时基产生模块工作流程如图2-12所示，基准时基信号经过分频后得到分频时基信号，单片机根据被测信号的需要控制多路选择器选取需要的时基信号作为计数脉冲信号或者闸门信号。基准时基分频时基计数脉冲/闸门信号分频选择图 2-12 基准时基产生模块工作流程图4)基准时基产生模块小结基准时基产生模块主要用来产生时间继电器/频率测量时计数模块所需要的标准频率或基准时间间隔(及闸门时间)。基准时间的长短与时间/频率测量的精度有直接关系。基准时间越长，时间/频率测量的精度就越高;反之，时间/频率测量的精度就越低。因此在对时间/频率测量精度要求不一的场合，可以通过单片机执行不同的程序代码来改变基准时间长度，以适应不同场合的需要。这也是单片机与FPGA相结合来实现时间/频率测量的一大优点。另外，基准时基产生模块在每次输出基准信号Fs(0-7)前，都要先输出复位脉冲信号RESET对计数模块进行复位清除，以保证系统进行连续测量时每次测量结果的正确性。计数模块设计1)计数模块概述计数模块是本系统的重要组成部分，时间/频率测量的主要工作就是由该模块来完成的。它通过计数器对被测信号在基准时间内计数来测量被测信号的时间/频率。其模块如图2-13所示 图2-13 计数模块图 图2-14 计数模块工作流程图2)计数模块输入输出说明计数模块如图2-13所示:这是一个十进制计数器，它包含了一个使能端en、一个清零端clr和一个被测信号输入端clk;一个进位输出端cout，它与下一个十进制计数器的时钟信号输入端级联就可以构成多位十进制计数器，本设计一个有12个十进制计数器级联;每个十进制计数器有四个计数值输出端，它们分别是out0、out1、。out2、out3。3)计数模块工作流程计数模块在控制模块的的控制下，按照“清零-测量-显示”的顺序进行工作，其工作流程图如图2-14所示。从图中可以看出计数模块的工作过程如下:a、准备期在计数器开始进行测量之前应当做好的准备工作是:首先检测模块的输入信号en是否为高电平，若是的话则对计数器模块进行使能操作，其次检测模块的另一输入信号。ir是否为高电平，若是的话则进行模块的复位操作。使模块内各个计数器电路回到初始状态，并将模块各个输出信号复位。这一过程称为“清零”。这段时间称为准备期。b、测量期通过频率标准信号选择开关，从基准时基产生模块选取适当的频率标准信号作为基准频率/闸门开门时间控制信号。门控双稳在时间继电器信号或者在所选频率标准信号的触发下产生单位长度的脉冲信号，使主门准确地开启一段固定的时间，以使输入信号通过闸门到计数器模块进行计数，这段时间称为测量时间。c、显示期在一次测量完成之后关闭闸门，把计数结果送到单片机进行处理然后送到显示模块去显示。为了便于读取或记录测量结果，显示的读数应当保持一定的时间，在这段时间内闸门应当被关闭，这段时间称为显示时间。显示时间结束后，再做下次测量的准备工作。4)计数模块小结计数模块利用计数器在时间继电器或者在基准时基产生模块产生的闸门时间内对基准信号Fs或者被测信号Fx进行计数，从而完成时间/频率的测量工作。模块从基准时基产生模块接受复位信号clr和基准时间信号clk。复位信号clr用于模块的复位操作，基准时间信号Fsi用于对被测信号的计数或产生精确的闸门时间信号。2.4.5测试仪闸门控制模块仿真测时间继电器时测试仪闸门控制模块仿真波形如图.2-16所示:测时间继电器时测试仪闸门控制模块的仿真说明:输入信号有:Start，系统启动信号，该信号由系统给出，当该信号有效时测试仪准备测量状态;Fs，基准时基频率信号，提供测量仪的基准时基;Relay，被测量的时间继电器信号，由被测的时间继电器给出;输出信号有:Count_end，计数结束信号平时为低