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姓名：学号： 班级：院（部）：系（教研室）主任签字：教学院长（主任）签字： 一、选择题1. 若变量A，B，C，D，E取值为10011时，某最小项的值为1，则此最小项是【 C 】。A. B. C. D.2.下面逻辑式中，正确的是【 D 】。A. B. C. D.3实现一个十进制的可逆计数器，至少需要【 B 】个触发器。A. 3 B. 4 C. 5 D.64逻辑式相等的式子是【 C 】AABC BA+BC C DA5八路数据选择器，其地址输入端（选择控制端）有【 A 】个。A3 B2 C4 D8 6对于JK触发器，输入J=0，K=1，CP脉冲作用后，触发器次态应为【 A 】。A0 B. 1 C. 保持 D. 翻转7一个五位的二进制加法计数器，由0000状态开始，按自然二进制码的顺序计数，问经过75个输入脉冲后，此计数器的状态为【 A 】。A.01011 B.11010 C.11111 D.100118PLA是指【 D 】的逻辑器件。A.与、或阵列都固定 B.与阵列固定，或阵列可编程 C.与阵列可编程，或阵列固定 D.与、或阵列都可编程9FPGA采用逻辑单元阵列结构，由三个基本模块阵列组成。【 A 】是系统的核心。A. 可组态逻辑块 B. 通用逻辑块C. 可编程互连连线 D. 可编程互连连线10下列逻辑部件中，不属于组合逻辑部件的是【 C 】A译码器 B编码器 C计数器 D全加器 11. 某时序逻辑电路的波形如图所示，由此判定该电路是【 B 】。 A. 二进制计数器 B. 十进制计数器 C. 移位寄存器 D. 以上均不是12. 在【 A 】情况下，函数运算的结果是逻辑“1”。A全部输入是“0” B.任一输入是“0” C.仅一输入是“0” D. 全部输入是“1”13. 下列电路中，不属于时序逻辑电路的是【 D 】。A计数器 B触发器 C寄存器 D译码器14. Moore型时序电路的输出【 B 】。A.与当前输入有关 B. 与当前状态有关 C. 与当前输入和状态都有关 D. 与当前输入和状态都无关15. 测得某逻辑门输入A、B和输出F的波形如下，则F(A，B)的表达式是【 C 】。A.F=AB B.F=A+B C. D.16. n个触发器构成的环形计数器中，有效状态最多有【 B 】个。A.n B.2n C.2n-1 D. 2n-2n17. 采用4位比较器（74LS85）对两个四位数比较时，先比较【 D 】位。A最低 B.次高 C.次低 D.最高18. 全加器中向高位的进位为【 B 】。A. B. C. D. 第 1 页 共 8 页 第 2页 共 8 页 姓名：学号：班级： 19.八路数据分配器，地址输入端有【 C 】个。 A. 1 B. 2 C. 3 D.820.一位全加器（FA）的输入、输出信号常表示为【 A 】。A，；， B，；， C1，1，1；， D0，0，0；，21.一个8421BCD码计数器至少需要【 B 】个触发器。A. 3 B. 4 C. 5 D.1022.能实现从多个输入端中选出一路作为输出的电路称为【 C 】。A.触发器 B.计数器 C.数据选择器 D.译码器23.八路数据选择器如图所示，该电路所实现的逻辑函数是【 D 】。A BC D24. 同步时序电路和异步时序电路比较，其差异在于后者【 B 】。A没有触发器 B没有统一的时钟脉冲控制 C没有稳定状态 D输出只与内部状态有关25.八进制数（375.236）8的十六制数是【 A 】 。A. (FD.4F)16 B. (FD.4E)16 C.(FC.4F)16 D. (FD.3F)16 26.下列逻辑函数中，与（A+B）(A+C)等价的是【 C 】。A. F=AB B.F=A+B C. A+BC D. F= B+C27. 4:10线译码器，输入信号端有【 D 】个。 A. 10 B. 2 C. 3 D.4 28. 函数F的卡诺图如图所示，其最简与或表达式是【 D 】。A. B. C. D. 29用四选一数据选择器实现函数Y=，应使【 A 】。A.D0=D2=0，D1=D3=1 B.D0=D2=1，D1=D3=0C.D0=D1=0，D2=D3=1 D.D0=D1=1，D2=D3=030.下图所示的组合逻辑电路，其函数表达式为【 A 】。A B.C D.31时序电路中不可缺少的部分为【 B 】。A.组合电路 B.记忆电路 C.同步时钟信号 D.组合电路和记忆电路 32n个触发器构成的计数器中，有效状态最多有【 D 】个。A.n B.2n C.2n-1 D. 2n33.把一个五进制计数器与一个四进制计数器串联可得到【 D 】进制计数器。A.4 B.5 C.9 D.20 第 3 页 共 8 页 第 4页 共 8 页 姓名：学号：班级： 34.下面不属于简单可编程逻辑器件的是【 C 】。AEPROM BPAL CISP DGAL 35.双向数据总线常采用【 C 】构成。A. 数据分配器 B. 数据选择器 C. 三态门 D. 译码器36. 最小项的逻辑相邻项是【 B 】。AABCD B. C. D. 37. 逻辑函数F（ABC）=AC的最小项标准式为【 C 】。A.F=（0，3） B. C.F=m0+m2+m5+m7 D. F=（0，1，6，7）38. 一个四输入端与非门，使其输出为0的输入变量取值组合有【 D 】种。A. 15 B. 8 C. 7 D. 139. 设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要【 B 】个异或门。A2 B. 3 C. 4 D. 540. 八路数据选择器如图所示，该电路实现的逻辑函数是F=【 C 】。A B C D41. 逻辑函数F=A（AB）的值是【 A 】。AB B. A C .AB D.42. 与最小项表达式F(A,B,C)=m0+m2+m5+m7等价的逻辑函数为【 A 】。A. F=AC B. C. D.F=(0,5) 43. 逻辑函数,当变量的取值为【 B 】时,不出现冒险现象。AB=C=1 BB=C=0 CA=1，C=0 DA=0，B=0 44如需要判断两个二进制数的大小或相等，可以使用【 D 】电路。A.译码器 B.编码器 C.数据选择器 D.数据比较器45.n个触发器构成的扭环计数器中，至少有【 D 】个无效状态。A B C D46.JK触发器在CP脉冲作用下，欲使，则输入信号应为【 A 】。A B， C， D，47.FPGA是指【 C 】。A门阵列 B可编程逻辑阵列 C现场可编程门阵列 D专用集成电路48. 逻辑函数A(A+B) 的最简式为【 A 】。A.F=A B.F=A+B C.F=B D. F= A+AB 49.JK触发器在CP脉冲作用下，欲使，则输入信号应为【 A 】。A B， C， D，50.【 D 】通常不用来描述触发器的逻辑功能。A状态转换真值表 B特征方程 C状态转换图 D波形图51. 时序电路输出状态的改变【 C 】。 A.仅与该时刻的输入信号有关 B. 仅与时序电路的原状态有关 C. 与A 、B 皆有关 D. 与A 、B 皆无关52. 逻辑表达式A(B+C)=AB+AC的对偶式是【 B 】。A BC D53. 下面器件中，属于复杂可编程逻辑器件的是【 C 】。APLA BPAL CFPGA DGAL 第 5 页 共 8 页 第 6 页 共 8 页 姓名：学号：班级： 54. 电路如下图所示，经CP脉冲作用后，欲使Qn+1=Qn，则A，B输入应为【 A/B 】。 AA=0，B=0 BA=1，B=1 CA=0，B=1 DA=1，B=055. 下面关于FPGA的说法中，错误的是【 C 】。A一个FPGA中有CLB、可编程互连总线、I/O输入输出块3个基本元素。BFPGA是现场可编程门阵列。CFPGA基于反熔丝技术的体系结构是可变的。DFPGA基于SRAM技术的体系结构是可变的。56. 串行加法器的进位信号采用【 B 】传递，而并行加法器的进位信号采用【 B 】传递。A超前，逐位 B逐位，超前 C逐位，逐位 D超前，超前57. n个变量的最小项是【 A 】。An个变量的积项，它包含全部n个变量，每个变量可用原变量或非变量Bn个变量的和项，它包含全部n个变量，每个变量可用原变量或非变量Cn个变量的积项，它包含全部n个变量，每个变量仅为原变量Dn个变量的和项，它包含全部n个变量，每个变量仅为非变量58.以下哪一条不是消除竟争冒险的措施【 B 】。A.接入滤波电路 B.利用触发器 C.加入选通脉冲 D.修改逻辑设计59(9)10的余3码是【 C 】。A1011 B1010 C1100 D100160Moore和Mealy型时序电路的本质区别是【 B 】。A.没有输入变量 B.当时的输出只和当时电路的状态有关，和当时的输入无关 C.没有输出变量 D.当时的输出只和当时的输入有关，和当时的电路状态无关61组合逻辑电路消除竞争冒险的方法有【 A 】。A.修改逻辑设计 B.在输出端接入滤波电容C.后级加缓冲电路 D.屏蔽输入信号的尖峰干扰62. 8位移位寄存器，串行输入时经【 D 】个脉冲后，8位数码全部移入寄存器中。A.1 B.2 C.4 D.863. 最小项的逻辑相邻项是【 B 】。AABCD B. C. D. 64. 用三线-八线译码器74LS138和辅助门电路实现逻辑函数Y=，应【 A 】。A.用与非门，Y= B.用与门，Y=C.用或门，Y= D.用或门，Y=65. PLD是指【 A 】。A可编程逻辑器件 B.可编程逻辑阵列C.可编程阵列逻辑 D.通用阵列逻辑66. 设是触发器时钟的最小工作周期，则是【 A 】。A.最大工作频率 B.最小工作频率 C. 最大工作周期 D.最小工作周期67. 用与门构成四个输入变量的一级译码器它应有【 B 】与门组成A.4个 B.16个 C.8个 D.32个68. 实现两个四位二进制数相乘的组合电路，应有【 A 】个输出。A 8 B. 9 C. 10 D. 11 69. 逻辑函数F（ABC）=AC的最简与或式为【 D 】。A.F=（0， 3） B. C.F=m0+m2+m5+m7 D.70. Gray码的特点是相邻码组中有【 C 】位码相异。A三位 B.两位 C.一位 D. 多位 第 7 页 共 8 页 第 8 页 共 8 页 姓名：学号：班级： 71.高电平有效的三八线译码器实现函数方案是【 A 】。A. B. C. D.F=A72. 以下电路中，加以适当辅助门电路，【 A 】适于实现单输出组合逻辑电路。A.二进制译码器 B.数据选择器 C.数值比较器 D.七段显示译码器74.要使3：8线译码器（74LS138）能正常工作，使能控制端、的电平信号应是【 A 】。A100 B. 111 C.011 D.00075.八进制数(573.4)8转化为十六进制数后为【 C 】。A.(17C.4)16 B.(16B.4)16 C. (17B.8)16 D. (17B.4)1676.卡诺图如图所示，电路描述的逻辑表达式F=【 B 】。Am（0，1，3，4，5，9，13，15）Bm（1，2，4，5，9，10，13，15）Cm（1，2，3，4，5，8，9，14）Dm（1，4，5，8，9，10，13，15）77.3:8线译码器(74LS138)的惟一输出有效电平是【 B 】电平。A. 高 B.低 C.三态 D.任意78.最小项的逻辑相邻项是【 A 】。A. B. C. D.79.下列表达式中不存在竞争冒险的有【 C 】。 A. B. C. D.80.若将D触发器的D端连在端上，经100个脉冲作用后，它的次态，则现态应为【 A 】。A=0 B. =1 C.与现态无关 D.以上都不对81.、是四位二进制码，若电路采用奇校验，则校验位C的逻辑表达式是【 B 】。A BC D82.设为四选一数据选择器的地址码，为数据输入，Y为数据输出，则输出Y与和之间的逻辑表达式为【 A 】。A B. C. D.83.逻辑函数 的最简式为【 D 】。A. B.F=B C.F=0 D.F=184.下面【 C 】不属于PLD中可编程连接采用的处理技术。A熔丝技术 B反熔丝技术 CEPROM 技术 DSRAM技术85.有S1，S2两个状态，在相同输入条件下【 B 】，可确定S1和S2不等价。A输出相同 B输出不同 C状态相同 D状态不同86. 集成计数器的模值是固定的，但可以用【 C 】来改变它们的模值。A.复0和复9 B.置数法和复位法 C.改变初值法 D. 控制CP脉冲87.用输出为低电平有效的译码器实现组合逻辑电路时，还需要【 A 】。A与非门 B.或非门 C.与门 D.或门 第 9 页 共 8 页 第 10 页 共 8 页 姓名：学号：班级： 88.可编程逻辑器件PLD，其内部均由与阵列和或阵列组成。其中，不是与阵列可编程的器件有【 A 】。A. ROM B.PLA C. PAL D.GAL89.用反馈移位寄存器产生11101000序列，至少需要【 D 】个触发器。A2 B3 C4 D890.【 A 】电路在任何时刻只能有一个输入端有效。A.普通二进制编码器 B.优先编码器 C.七段显示译码器 D. 二进制译码器91.函数F(ABCD)=m(0,2,8,10,13,15)，它的最简与或表达式F=【 D 】。A. B. C. D. 92.与最小项相邻的逻辑最小项有【 C 】个。A. 1 B. 2 C. 4 D.1593与非门构成的基本RS触发器如图所示，欲使该触发器保持现态，即，则输入信号应为【 B 】。AS=R=0 BS=R=1 CS=1，R=0 DS=0，R=1 94. 函数F(ABCD)=m(1,3,4,6,8,10)，它的卡诺图如图所示。函数的最简与或表达式F=【 A 】。A. B. C. D. 95.在如图所示的时序电路中，若X=1，=0，则电路的次态和输出Z为【 B 】。A=1,Z=0 B=1,Z=1 C.=0,Z=0 D=0,Z=1二、填空题1. 最基本的三种逻辑运算是 与或非 。2. 利用吸收法AABA，FABABCD（EF）的简化表达式为_AB_。3. 编码器的逻辑功能是对处理的输入信号赋予 二进制代码 ，它实现一对多译码。4. 根据已知组合逻辑电路图，找出其输入与输出关系，确定在什么样的输入取值组合下，对应的输出为1，这种过程称为 组合逻辑分析 。5 PLD称为 可编程逻辑器件 ，它是有与阵列和 或阵列 组成的可编程阵列组成6. 时序电路的描述方程通常有输出方程、_方程和激励方程。7. 同步时序逻辑电路按其输入与输出的关系不同，分为_和_两类。8. 布尔代数的基本规则有代入规则，_反演规则_和对偶规则。9数据分配器是一种单路输入，_输出的逻辑构件。10.JK触发器的次态方程是Qn+1 _。11组合逻辑电路在结构上不存在输出到输入的_反馈 ，且电路的输出与 以前的 输入状态无关。12某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要_时间。13采用一对一法进行状态编码时，10个状态需要用_个触发器实现。14. 与运算的布尔代数和VHDL表示分别为_和_。15.利用并项法AA1，ABCABC的简化表达式为_。16 锁存器或触发器在电路上具有两个稳定的物理状态，我们把输入信号变化之前的状态称为_，输入信号变化后的状态称为_。17. 用计数器产生110010序列，至少需要_个触发器。18.PLD中采用的可编程连接技术有_，反熔丝技术，_和SRAM技术。 第 11 页 共 8 页 第 12 页 共 8 页 姓名：学号：班级： 19. 异或运算的布尔代数和VHDL表示分别为_和_。20. 偶校验器的基本原理是：偶数个1，它的和数总是_；奇数个1，它的和数总是_。21. D触发器的次态方程是Qn+1 _。22. 一个6变量的与阵列， 列线是_条，一个与门的输入线是_条，最多有_个编程点。23.或运算的布尔代数和VHDL表示分别为_和_。24.利用反演规则，逻辑函数FABCD的非函数F表达式为_。25.