DSP典型硬件电路.ppt

1 DSP系统设计复习 宋华军中国石油大学 华东 信控学院 2 TMS320C54x D 15 0 A 15 0 PS DS IS R W MSTRB IOSTRB READYIAQ MSC RS X1X2 CLKINCLKOUTCLKMD 1 3 MP MC HOLD HOLDA NM1 INT 0 3 IACK XFBIO TOUT CLKX0 DX0FSX0 CLKR0DR0FSR0 CLKX1 DX1FSX1 CLKR1DR1FSR1 3 复位电路 需求 Reset引脚上10个机器周期以上的低电平来实现设计 上电复位一般在Reset引脚上置100 200ms的低电平脉冲实现 简单的RC电路专用复位电路带有看门狗电路电压门槛检测器 4 5 外部时钟直接输入内部的振荡电路内部锁相环 PLL 电路功能 把外部提供的时钟经倍频或分频后做为DSP工作的频率 X1 X2 CLKIN 时钟电路 时钟输出 6 7 等待周期寄存器SWWSR C54x 最大等待状态数为7LowProg LowData 0000 7FFFhHiProg Hidata 8000 FFFFhI O 0000 FFFFh执行到最后一个等待状态时 MSC信号变为低电平 软件等待状态 8 要求插入7个以上的等待状态在一个存储区中有两种以上的存取速度READY引脚的功能 若 0 表示没有准备好 处理器自动插入一个等待状态 然后再检查READY信号如果不需要插入硬件等待状态 将READY和MSC引脚直接相连硬件等待状态电路是由MSC和READY信号线及外部电路构成的 硬件等待状态 9 TMS320与ROM接口逻辑图 assigncs dsp a 15 12 9 d1 10 11 TMS320与RAM接口逻辑图 12 13 14 TMS320与ROM接口逻辑图 供电电压不同时 15 16 C54x系列的DSP的速度为100MHz或160MHz 为保证DSP无等待运行 需要外部存储器的速度 10ns或 6ns 建议可以用的存储器有 ROM AM29LV400 55 SST39VF400 256K 16 55ns 3 3V 加入5或9个等待SRAM CY7C1021V33 12 64K 16 12ns 3 3V 加入一个等待 CY7C1009V33 12 128K 8 12ns 3 3V 加入一个等待 17 电源电路 通过专用芯片实现双电压供电内核电源DVDD1 8V 2 5VI O电源CVDD3 3V3 3V和5V混合逻辑电路 18 TPS73HD318PWP 5V变3 3V和1 8V 最大750mATPS73HD301PWP 5V变3 3V和可调 最大750mA 19 20 附加内容 21 系统设计调试顺序 1根据项目要求以及输入输出关系 确定系统的方案 总结您要进行的工作2仔细阅读手册 准备绘制原理图3对于以FPGA为核心的系统 事先最好将程序编写好 以便确定管脚分配是否正确 并且选择器件的资源是否充裕 22 4绘制PCB 一 板子层数设置二 板子大小的设置三 器件布局四 FPGA的绘制五 模拟部分和数字部分的处理六 走线七 软件自动检查 23 5制板 一先检查电源地有无短路问题 二焊接芯片三调试中要主要参考手册 6调试 24 几个必要的问题 5V 3 3V如何混接 为什么要片内RAM大的DSP效率高 为什么DSP从5V发展成3 3V 如何调试多片DSP 为什么要用DSP 有源晶振与晶体的区别 应用范围及用法 25 5V 3 3V如何混接 TIDSP的发展同集成电路的发展一样 新的DSP都是3 3V的 但目前还有许多外围电路是5V的 因此在DSP系统中 经常有5V和3 3V的DSP混接问题 在这些系统中 应注意 1 DSP输出给5V的电路 如D A 无需加任何缓冲电路 可以直接连接 2 DSP输入5V的信号 如A D 由于输入信号的电压 4V 超过了DSP的电源电压 DSP的外部信号没有保护电路 需要加缓冲 如74LVC245等 将5V信号变换成3 3V的信号 3 仿真器的JTAG口的信号也必须为3 3V 否则有可能损坏DSP 26 目前DSP发展的片内存储器RAM越来越大 要设计高效的DSP系统 就应该选择片内RAM较大的DSP 片内RAM同片外存储器相比 有以下优点 片内RAM的速度较快 可以保证DSP无等待运行对于C2000 C3x C5000系列 部分片内存储器可以在一个指令周期内访问两次 使得指令可以更加高效 片内RAM运行稳定 不受外部的干扰影响 也不会干扰外部 DSP片内多总线 在访问片内RAM时 不会影响其它总线的访问 效率较高 为什么要片内RAM大的DSP效率高 27 超大规模集成电路的从1um发展到目前的0 1um芯片的电源电压也随之降低 功耗也随之降低DSP也同样从5V发展到3 3V 核心电压发展到1V目前主流的DSP的外围均已发展为3 3V 5V的DSP的价格和功耗都高 以逐渐被3 3V的DSP取代 为什么DSP从5V发展成3 3V 28 对于有JTAG仿真口的DSP 可以将JTAG串接在一起用一套仿真器同时调试多个DSP 每个DSP可以用不同的名字 在不同的窗口中调试 注意 如果在JTAG和DSP间加入驱动 一定要用快速的门电路 不能使用如LS的慢速门电路 如何调试多片DSP 29 DSP的速度较快 要求译码的速度也必须较快利用小规模逻辑器件译码的方式 已不能满足DSP系统的要求同时 DSP系统中也经常需要外部快速部件的配合这些部件往往是专门的电路 由可编程器件实现CPLD的时序严格 速度较快 可编程性好 非常适合于实现译码和专门电路 在DSP系统中为什么要使用CPLD 30 3G技术和internate的发展 要求处理器的速度越来越高 体积越来越小 DSP的发展正好能满足这一发展的要求 因为 传统的其它处理器都有不同的缺陷MCU的速度较慢CPU体积较大 功耗较高嵌入CPU的成本较高DSP的发展 使得在许多速度要求较高 算法较复杂的场合 取代MCU或其它处理器 而成本有可能更低 为什么要用DSP 31 晶体需要用DSP片内的振荡器 在datasheet上有建议的连接方法 晶体没有电压的问题 可以适应于任何DSP 建议用晶体 有源晶振不需要DSP的内部振荡器 信号比较稳定有源晶振用法 一脚悬空二脚接地三脚接输出四脚接电压 有源晶振与晶体的区别 应用范围及用法 32 未用的输入引脚不能悬空不接 而应将它们上拉或下拉为固定的电平 关键的控制输入引脚 如Ready Hold等 应固定接为适当的状态 Ready引脚应固定接为有效状态 Hold引脚应固定接为无效状态无连接 NC 和保留 RSV 引脚 NC引脚 除非特殊说明 这些引脚悬空不接RSV引脚 应根据数据手册具体决定接还是不接3 非关键的输入引脚 将它们上拉或下拉为固定的电平以降低功耗 未用的输入 输出引脚的处理 33 DSP课程重点内容回顾 34 数字信号处理系统的构成 抗混叠滤波器 A D D A DSP芯片 平滑滤波器 典型的DSP系统 35 C2000 DSP 以达到0 05mW MIPs的最低功耗性能比而具有最长的电池寿命 最佳的代码密度兼容C54x DSP软件 工作频率将达到1 1GHz最好的DSP编译器 便于使用兼容C62x DSP软件 可扩展性能达到400MIPs最佳的C C 控制代码效率兼容C24x DSP软件 C5000 DSP C6000 DSP 德州仪器强大的通用DSP平台 MotorControlDSP PersonalDSP BroadbandInfrastruc tureDSP 36 四DSP芯片的特点 哈佛 Havard 结构 多总线结构 流水线结构 多处理单元 特殊的DSP指令 指令周期短 运算精度高 硬件配置强 37 学习方法 理论学习 动手实践 加深学习 设计系统 目标能够独立设计一套最小DSP系统 38 1 1CCS集成环境IDE的组成 39 1 1CCS集成环境IDE的组成 包括主机和目标系统两部分主机方 最底层是JTAG 上面是调试器 再上面是CCS的各种插件 包括DSP BIOS插件 实时调试 还用RTDX 实时数据交换 目标系统 最底层是硬件和JTAG 向上是DSP BIOS实时操作系统 这是可选的也可以没有操作系统 完全自己管理 再向上是应用程序 40 CCS软件 仿真器 目标系统 41 Q 是否可以软件仿真 CCS一般工作在两种模式下 软件仿真器硬件开发板相结合的在线编程 可以脱离DSP芯片 在PC机上模拟DSP的指令集与工作机制 主要用于前期算法实现和调试 实时运行在DSP芯片上 可以在线编制和调试程序 42 2 3 1存储器空间 TMS320C54x存储器由3个独立的可选择空间组成 程序空间 数据空间和I O空间 程序存储器空间包括程序指令和程序中所需的常数表格 数据存储器空间用于存储需要程序处理的数据或程序处理后的结果 I O空间用于与外部存储器映象的外设接口 也可以用于扩展外部数据存储空间 43 表3 1存储器映象寄存器 44 2 5TMS320VC5402引脚及说明 图3 12TMS320VC5402的引脚1 45 图3 12TMS320VC5402的引脚2 46 表3 5TMS320VC5402引脚说明1 47 表3 5TMS320VC5402引脚说明2 48 表3 5TMS320VC5402引脚说明3 49 表3 5TMS320VC5402引脚说明4 50 表3 5TMS320VC5402引脚说明5 51 表3 5TMS320VC5402引脚说明6 52 表3 5TMS320VC5402引脚说明7 53 表3 5TMS320VC5402引脚说明8 54 1通用I O引脚 XF和BIO2定时器3时钟发生器4主机接口 C542 C545和 C548 5串行口6外部总线7可编程分区开关 55 3 2定时中断的周期 CLKOUT TDDR 1 PRD 1 其中 CLKOUT 时钟周期TDDR 定时器分频系数PRD 定时器时间常数 56 3 2定时器的用法 关闭定时器 只要将TCR的TSS位置1 切断时钟输入 定时器停止工作 减小功耗定时器初始化 1 将TCR的TSS位置1 关闭定时器 2 加载PRD 3 加载TCR 使TDDR初始化 令TSS位为0 TRB位置1 启动定时器 57 3 2定时器的用法 开放定时中断 1 将IFR中的TINT位置1 清除尚未处理完的定时器中断 2 将IMR中的TINT位置1 开放定时中断 3 将ST1中的INTM位清0 从整体上开放中断复位时 TIM和PRD都置成FFFF 定时器的分频系数 TCR和TDDR位 清0 定时器开始工作 58 3 3时钟发生器 组成 内部振荡器和锁相环 PLL 电路两部分参考时钟 方法1 外接晶体 方法2 外部时钟信号由引脚X2 CLKIN输入 X1空着 59 3 3时钟发生器 3 3 1硬件