江苏大学VHDL报告.doc

J I A N G S U U N I V E R S I T Y课 程 实 验 报 告电子设计自动化 实验报告学院： 电气信息工程学院 班级： 学号： 姓名： 2015年10月实验一 半加器和全加器的设计1、 实验目的1.熟悉Max+plus软件的作用2.学习用图形输入方式和VHDL语言输入方式设计数字电 路二、实验内容1.图形输入方式设计半加器2.VHDL方式设计半加器 library ieee;use ieee.std_logic_1164.all;entity half_adder11 is port(a,b : in std_logic; so,co : out std_logic);end entity half_adder11;architecture fh1 of half_adder11 is begin so=(a xor b); co=( a and b);end architecture fh1;3. 图形输入方式设计全加器4.VHDL方式设计全加器 library ieee;use ieee.std_logic_1164.all;entity or1 is port(a,b : in std_logic; c : out std_logic);end entity or1;architecture fu1 of or1 is begin c= a or b;end architecture fu1;library ieee;use ieee.std_logic_1164.all;entity h_a is port(a,b : in std_logic; so,co : out std_logic);end entity h_a;architecture fh1 of h_a is begin so=(a xor b); coain,b =bin,co =d,so =e);u2 : h_a port map(a =e,b =cin,co =f,so =sum);u3 : or1 port map(a =d,b =f,c =cout);end architecture fd1;3、 设计实现 1.图形输入方式设计半加器 2.VHDL方式设计半加器 3.图形输入方式设计全加器4.VHDL方式设计全加器 四、仿真波形 半加器：全加器： 实验二 四选一数据选择器的设计一、实验目的1.熟悉Max+plus软件的作用2.学习用图形输入方式和VHDL语言输入方式设计数字电 路二、实验内容1. If语句library ieee;use ieee.std_logic_1164.all;entity mux41a is port(a,b,c,d : in std_logic_vector(3 downto 0); sel : in std_logic_vector(1 downto 0); y : out std_logic_vector(3 downto 0);end mux41a;architecture one of mux41a isbeginprocess(a,b,c,d,sel)beginif(sel=00) then y=a;elsif(sel=01) then y=b;elsif(sel=10) then y=c;elsif(sel=11) then y y y y y y=null;end case;end process;end one;3. whenelse语句library ieee;use ieee.std_logic_1164.all;entity mux41c is port(a,b,c,d : in std_logic_vector(3 downto 0); sel : in std_logic_vector(1 downto 0); y : out std_logic_vector(3 downto 0);end mux41c;architecture one of mux41c isbeginy=a when sel=00 else b when sel=01 else c when sel=10 else d when sel=11;end one;4. withselectwhen语句library ieee;use ieee.std_logic_1164.all;entity mux41d is port(a,b,c,d : in std_logic_vector(3 downto 0); sel : in std_logic_vector(1 downto 0); y : out std_logic_vector(3 downto 0);end mux41d;architecture one of mux41d isbeginwith sel selecty=a when 00, b when 01, c when 10, d when 11, null when others;end one;3、 设计实现 4、 仿真波形 实验三 可逆计数器的设计一、实验目的1.熟悉Max+plus软件的作用2.学习用图形输入方式和VHDL语言输入方式设计数字电 路二、实验内容library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bicnt isport(clk,rst,dir:in std_logic; q:buffer std_logic_vector(3 downto 0);end bicnt;architecture one of bicnt isbegin process(clk,rst,dir) begin if rst