飞斯贝尔关于海思方案布线规则检查20130705.xls

version Designer COMPANY items 1 2 3 4 5 6 V1 0 hardware engneer 深圳市飞斯贝尔科技有限公司 叠叠层层设设置置 对于同一组数据线及其对应的DQ STROBE线 如DQ 7 0 DM0与DQS0 DQS0 应布在同一层 以减小信号skew DDR2信号线的参考平面最好是选择地平面 尤其是时钟线 如果基于成本考虑 不得不选用电源层作为参考面 则 DDR2供电电源平面需包围整个DDR2走线范围 边缘要留有余量 电源与地平面间的阻抗在整个带宽范围内要足够低 线线长长匹匹配配 走线增加一个过孔 大概相当于增加了90mil的传输线长度 各信号线的长度匹配如下表 控制线 CS CKE ODT 命令线 Address Bank Address RAS CAS WE 数据线 DQ DM 时钟信号 CK CK 时钟信号差分对的长度差应控制在5mil以内 在能够满足布线空间的情况下 走线长度越短越好 一般控制在5000mil以内 可以以时钟线作为参考线 串串扰扰 对于蛇行走线 各线段之间的间距应至少为走线宽度的两倍 边沿到边沿 DDR2信号线与非DDR2信号线之间的间距应大于25mil 时钟 DQS等差分线与其它DDR2信号线的间距应大于20mil DQS与时钟信号线不相邻 同一组命令线 同一组控制线或同一组数据线间的走线间距应大于走线宽度1 5倍 最好2倍以上 而不同组间的信号 线间距应大于走线宽度的2倍 最好3倍以上 在扇出线区域 由于空间限制 不能满足走线宽度和间距要求时 可适当减小走线宽度及减小走线间距 但该扇出线长 度应小于500mil 扇出线过孔应尽量靠近焊盘 如有可能 最好打焊盘孔 每条信号线的过孔数最好不要超过两个 VREF参考电压线要有足够低的阻抗 且与其它DDR2信号线的间距大于25mil 一般来说 DQ DQS和时钟信号线选择VSS作为参考平面 因为VSS比较稳定 不易受到干扰 地址 命令 控制信号线选择 VDD作为参考平面 因为这些信号线本身就含有噪声 时钟信号组走线尽量在内层 用来抑制EMI 阻阻抗抗匹匹配配 DDR2 800信号走线单端阻抗应设置成50 对于控制命令线 时钟线要进行阻抗匹配 可采用源端串联匹配或末端并联匹配 源端匹配具有较小的驱动功率 但 上升沿时间是末端匹配的两倍 且一般驱动器的HI和LO驱动电阻不一样 较难得到精确的匹配阻值 源端匹配一般只适 合于点对点拓扑 对于单端信号线 源端端接电阻加驱动电阻值等于走线阻抗 而末端端接电阻等于走线阻抗 端接电压为DDR2供电电压 的一半 通常需使用专用的DDR2端接稳压电源 在整个带宽范围内具有低阻抗 高动态响应能力等性能 Clock data strobe等差分信号线应尽量设计成紧耦合差分对 即差分对内间距应小于走线宽度 走线应对称 如同时 改变线宽 同时打过孔等 对于Clock差分信号线 如有两个负载 则各分支线长度应尽量短且对称 每条分支线末端用200 电阻进行并联端接 并联端接电阻的走线长度应控制在250mil以内 对于点对点拓扑的末端端接电阻 应放在接收器后面 对于控制命令线 如有多个负载 应采用星型连接 各分支线长度应短且对称 并在分支点进行阻抗匹配 阻值等于走 线阻抗 如图 其中L2大于250mil 小于1500mil L3小于250mil 各分支对称段的长度偏差应小于50mil 控制线 CS CKE ODT 命令线 Address Bank Address RAS CAS WE 数据线 DQ DM 时钟信号 CK CK 等 线宽控制在4 6mil之间 6mil为正常值 对于控制命令线 如有多个负载 应采用星型连接 各分支线长度应短且对称 并在分支点进行阻抗匹配 阻值等于走 线阻抗 如图 其中L2大于250mil 小于1500mil L3小于250mil 各分支对称段的长度偏差应小于50mil 寄寄存存器器设设置置 在读数据时 打开主控端的ODT 关闭DDR2端的 ODT 而在写数据时 则相反 数据线空闲时 则关闭两端的ODT 对于DDR2 800 设置寄存器 使主控端和DDR2端的ODT阻值为50 一般通过调整输出驱动强度以达到最好的信号质量 时钟线 命令线 数据线的延时一般可以独立调节 以满足时序要 求 印印制制电电路路板板PCBPCB一一般般要要求求 电路板的阻抗控制在50 60ohm 印制电路板的厚度选择为1 57mm 62mil 填充材料Prepreg厚度可变化范围是4 6mil 推荐使用FR 4作为PCB的填充材料 因为它便宜 更低的吸湿性能 更低的电导性 其他相关资料 H drawing d