实验一_四位ALU算术逻辑单元设计实验.doc

计算机组成原理实验实 验 报 告实 验 人： 林耀龙 学 号： 09388330 日 期：2011-3-22 院（系）： 软件学院 专业（班级）：09软件工程（数字媒体技术） 实验题目：四位ALU算术逻辑单元设计实验 一. 实验目的1. 了解ALU（算术逻辑单元）的功能和使用方法；2. 认识和掌握超前（并行）进位的设计方法；3. 认识和掌握ALU的逻辑电路组成；4. 认识和掌握ALU的设计方法。二. 实验原理从结构原理图上可推知，本实验中的ALU运算逻辑单元由4个一位的ALU运算逻辑单元所组成。每一位的ALU电路由全加器和函数发生器所组成，如下图（1）所示。事实上，ALU的设计是在全加器的基础上，对全加器功能的扩展来实现符合要求的多种算术/逻辑运算的功能。为了实验多种功能的运算，An、Bn数据是不能直接与全加器相连接的，它们受到功能变量F3-F1的制约，因此，可由An、Bn数据和功能变量F3-F1组合成新的函数Xn、Yn，然后，再将Xn 、Yn和下一位进位Cn-1通过全加器进行全加运算以实现所需的运算功能。ALU中C0为最低位的进位输入端，C4为最高位的进位输入端，Sn为运算结果。一位算/逻辑运算单元的逻辑表达式（n=1、2、3、4）如下：Sn=XnYnCn-1Cn=XnYn+(Xn+Yn)Cn-1令Pn=Xn+Yn，Gn=XnYn则Cn=Gn+PnCn-1实验要求进位位采用超前（先行、并行）进位实现。超前进位电路同时形成各位进位，因此实现快速进位，达到快速加法的目的。这种加法器称为超前进位加法器。各超前（先行）进位位的形成根据表达式Cn=XnYn+(Xn+Yn)Cn-1来确定，其中n=1、2、3、4。后产生的进位与前进位有关，最终每个进位也只和Xn、Yn、C0有关，而Xn、Yn、又是An、Bn的函数，如：C1=G1+P1C0=X1Y1+(X1+Y1)C0C2=G2+P2C1=X2Y2+(X2+Y2)X1Y1+(X2+Y2)(X1+Y1)COC3=G3+P3C2=X3Y3+(X3+Y3)( X2Y2+(X2+Y2n)( X1Y1+(X1+Y1)C0)C4=G4+P4C3=X4Y4+(X4+Y4)( X3Y3+(X3+Y3)( X2Y2+(X2+Y2n)( X1Y1+(X1+Y1)C0)一些控制信号如F3-F1为功能控制信号，控制着4位ALU运算逻辑单元的八种功能操作：A4-A1和B4-B1为ALU的两组数据输入端；S4-S1为了4位ALU的4个输出端，S表示为S=SS43S2S1；C4为4位ALU的最高位进位输出端，依次还有C3、C2、C1。（考虑级联关系时，如有必要可增加级联控制端）。三. 实验内容依照ALU的原理与逻辑结构原理图，用超前进位的方法设计能实现下面八种功能操作的4位ALU，并对电路进行封装。为了实现4位到8位ALU、16位ALU等的功能扩展需要，设计时必须考虑级联关系，并实现4位ALU到8位ALU的扩展电路。4位ALU的八种功能如下：F3 F2 F1S功能描述0 0 0/B求反0 0 1/B+ 1*求补0 1 0B传送B0 1 1B + 1*加1传送1 0 0A + /B加反1 0 1A + /B+1*减1 1 0A + B加1 1 1AB异或四. 实验器材1. 电脑一台2. MAX+PLUS II 电路设计软件一套3. 根据需要选用器件，但以基本逻辑门电路器件为主五. 实验分析与设计根据4位ALU的八种功能操作表的要求，可将F3、F2、F1与X、Y的结果列表，在函数发生器内，记C0为最低位的进位输入：F3F2F1SXYC0000/B0/B0001/B+ 10/B1010B0B0011B + 10B1100A + /BA/B0101A + /B+1A/B1110A + BAB0111ABAB0根据上面表格可画出卡诺图：F3F2F100011110000001AAAA（ X端输出的卡诺图 ）F3F2F1000111100/B/BBB1/B/BBB ( Y输出端的卡诺图 )F3F2F1000111100011010100 ( C0输入端的卡诺图 )根据卡诺图得到输出函数的逻辑表达式：X=F3A ， Y=/F2/B+F2B=/(F2B)，最低进位输入端C0=F1(/F3+/F2)。从而设计出函数发生器的基本逻辑单元：将其封装得到：根据数字电路知识可设计出全加器基本逻辑单元：将其封装得到：由之前的卡诺图得到最低进位输入C0=F1(/F3+/F2)，由于需要实现4位ALU到8位ALU、16位ALU的扩展，所以需要使能端的控制，需要增加一个最低进位输入Cin，一个最高进位输出Cout，一个使能端输入EN，则C0的表达式为C0=(EN F1(/F3+/F2)+Cin)/(F3F2F1) ， 基本逻辑单元为：根据F3、F2、F1的操作功能表，当F3F2F1=111时，ALU实现异或操作功能，但没有进位输出，所以C1、C2、C3的逻辑表达式为：C1 = （X1Y1+(X1+Y1)C0）/(F3F2F1) , C2 = （X2Y2+(X2+Y2)C1）/(F3F2F1)C3 = （X3Y3+(X3+Y3)C2）/(F3F2F1) , Cout=C4=（X4Y4+(X4+Y4)C3）/(F3F2F1)根据表达式设计出如下电路逻辑图：仿真得出电路的波形如下：将4位ALU封装，得到：将两个封装好的4位ALU级联，级联时注意最低进位输入Cin输入为低电平，最低位使能控制端EN输入为高电平，从而实现C0的预设值C0= F1(/F3+/F2)，其他位使能控制端EN则输入为低电平，从而实现4位到8位ALU、16位ALU等的级联。下图为8位ALU逻辑电路图：仿真得出输出波形：六. 思考题设计一个4*4的原码阵列乘法器和一个4/4位的原码阵列除法器。由于学习能力和时间的有限，本次实验只做了4*4的原码阵列乘法器。这个乘法器的实现，需要12（即n(n-1)）个全加器和16(即n(n) 个“与”门。基本思想是由16个与门电路产生被加数，再对被加数进行求和（由全加器实现）。由手绘4*4阵列，斜线方向为进位输出，竖线方向为和输出，阵列中最后一行构成了一位行波进位加法器。逻辑电路图如下：实验得到波形如下：七. 实验心得通过本次实验的学习，对该