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2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 1 页 第八章 时序逻辑第八章 时序逻辑 2 种存储机理 种存储机理 正反馈正反馈 基于电荷基于电荷 COMBINATIONAL LOGIC Registers Outputs Next state CLK QD Current State Inputs 组合逻辑 输入 时钟 当前状态 下一状态 寄存器 输出 组合逻辑 输入 时钟 当前状态 下一状态 寄存器 输出 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 2 页 存储机理存储机理 D CLK CLK Q 动态动态 CLK CLK CLK D Q 静态静态 正反馈正反馈 基于 电荷 基于 电荷 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 3 页 存储单元的实现方法与比较 存储单元的实现方法与比较 1 利用正反馈 再生 静态 双稳态 利用正反馈 再生 静态 双稳态 1 静态 静态 信号可以信号可以 无限无限 保持保持 2 鲁棒性好 鲁棒性好 对扰动不敏感对扰动不敏感 3 对触发脉冲宽度的要求 对触发脉冲宽度的要求 触发脉冲的宽度须稍大于 沿环路总的传播时间 触发脉冲的宽度须稍大于 沿环路总的传播时间 也即 这两个反相器平均延时的两倍 也即 这两个反相器平均延时的两倍 4 尺寸大 尺寸大 限制了在计算结构如流水线式数据通路中的应用限制了在计算结构如流水线式数据通路中的应用 2 利用电荷存储利用电荷存储 动态动态 要求定期刷新 要求从电容中读出信号时不会干扰 所存储的电荷 因此要求具有高输入阻抗的器件 要求定期刷新 要求从电容中读出信号时不会干扰 所存储的电荷 因此要求具有高输入阻抗的器件 Vo2 Vo1 Vi2 Vo2 Vi1 Vi1 Vi1 Vo2 Vi2 Vo1 A B C 亚稳态点 亚稳态点 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 4 页 亚稳态点 亚稳态点 Meta Stability 过渡区的增益应当大于过渡区的增益应当大于 1 A C d B Vi25 Vo1 Vi15 Vo2 A C d B Vi25 Vo1 Vi15 Vo2 Vi2 Vo1 Vi2 Vo1 Vi1 Vo2Vi1 Vo2 此时 此时 A B为稳态工作点 为稳态工作点 C为亚稳态点为亚稳态点 触发翻转的方法 触发翻转的方法 1 切断反馈环 采用 切断反馈环 采用 Mux 2 强制驱动 正确设计尺寸 强制驱动 正确设计尺寸 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 5 页 Latch 与与 Register Latch 以正电平透明为例 当时钟是低电平时存储 以正电平透明为例 当时钟是低电平时存储 锁存 锁存 数据数据 D Clk Q D Clk Q Register 以上升沿触发为例 当时钟上升时存储 以上升沿触发为例 当时钟上升时存储 存入 存入 数据数据 ClkClk D D QQ 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 6 页 1 Latch 1 Latch 电平灵敏 Level Sensitive 不是边沿触发 可以是正电平灵敏或负电平灵敏 当时钟为高电平 或低电平 时 输入的任何变化经过一段延迟就会反映在输出端上 有可能发生 电平灵敏 Level Sensitive 不是边沿触发 可以是正电平灵敏或负电平灵敏 当时钟为高电平 或低电平 时 输入的任何变化经过一段延迟就会反映在输出端上 有可能发生 竞争竞争 Race 现象 只能通过 Race 现象 只能通过使时钟脉冲的宽度 小于 包括反相器在内的 环路的传播时间 使时钟脉冲的宽度 小于 包括反相器在内的 环路的传播时间来避免 来避免 t Clk D tloop Latch 锁存器 锁存器 Register 寄存器 寄存器 flip flop 触发器 触发器 Clk D Q Q 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 7 页 Latches 锁存器 锁存器 In clk In Out Positive Latch CLK D G Q Out Out stable Out follows In In clk In Out Negative Latch CLK D G Q Out Out stable Out follows In 正电平锁存器负电平锁存器正电平锁存器负电平锁存器 输出保 持稳定 维持 输出保 持稳定 维持 输出跟随输入 透明 输出跟随输入 透明 输出保 持稳定 维持 输出保 持稳定 维持 输出跟随输入 透明 输出跟随输入 透明 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 8 页 基于基于 Latch 的设计举例的设计举例 负 负 N latch 在 在 0 时 是 透明的 时 是 透明的 正正 P latch在 在 1 时 是透明的 时 是透明的 N Latch 逻辑逻辑 逻辑逻辑 P Latch 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 9 页 2 Register 2 Register 寄存器为存放二进制数据的器件 通常由 Latch 构成 寄存器为存放二进制数据的器件 通常由 Latch 构成 一般地一般地 寄存器为边沿触发 寄存器为边沿触发 3 flip flops 触发器 3 flip flops 触发器 任何由交叉耦合的门形成的双稳电路任何由交叉耦合的门形成的双稳电路 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 10 页 时序 时序 Timing 参数的一般定义 参数的一般定义 t CLK t D tclk q tholdtsu t Q 输入数据输入数据 应保持稳定应保持稳定 CLK DQ 输出数据输出数据 已达稳定已达稳定 1 建立 建立 set up 时间时间 tsu 2 维持 维持 hold 时间 时间 thold 3 时钟至输出 时钟至输出 clk q 时间 时间 max tclk q 4 时钟周期 时钟周期 T 5 数据至输出 数据至输出 d q 时间 时间 max td q 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 11 页 Register 时序参数时序参数 注意 数据的上升和下降时间不同时 延时将不同 注意 数据的上升和下降时间不同时 延时将不同 D Clk Q D Q Clk tc q thold T tsu 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 12 页 Latch 的时序 的时序 Timing 参数还要考虑 参数还要考虑tD q Clk DQ tC 2 Q Clk DQ tC 2 Q tD 2 Q 寄存器 寄存器 Register 锁存器 锁存器 Latch Latch 时序参数时序参数 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 13 页 Latch 时序参数时序参数 D Clk Q D Q Clk tc q thold PWm tsu td q T 注意 数据的上升和下降时间不同时 延时将不同 注意 数据的上升和下降时间不同时 延时将不同 时钟负边沿 正电平 时钟负边沿 正电平 Latch 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 14 页 最高时钟频率最高时钟频率 FF s LOGIC tp comb 其中其中tplogic tp comb max tclk Q tplogic tsetupT thold 但同时需要满足但同时需要满足 最高时钟频率需要满足 最高时钟频率需要满足 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 15 页 经组合逻辑到达 寄存器输入端 经组合逻辑到达 寄存器输入端 t t tclk q t tholdtsu FF1 输入数据 应保持稳定 输入数据 应保持稳定 tsu FF2 输入数据输入数据 FF1 输出数据 已达稳定 输出数据 已达稳定 应保持稳定应保持稳定 tclk Q tsetup tp comb max hold FF1 LOGIC tp comb FF2 t1 t2 D Q CLK 研究不同时刻 t1 t2 t1t2 因此要求 因此要求 tclk Q tp comb max tsetup thold tcd 污染延时 污染延时 contamination delay 最小延时 最小延时 minimum delay 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 17 页 写入 触发 静态写入 触发 静态 Latch 的方法 的方法 CLK CLK CLK D Q D CLK CLK D MUX 实现 弱反相器实现 强制写入 以时钟作为隔离信号 实现 弱反相器实现 强制写入 以时钟作为隔离信号 它区分了它区分了 透明透明 transparent 和 和 不透明不透明 opaque 状态 状态 控制门可仅用 控制门可仅用NMOS实现 实现 弱反相器弱反相器 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 18 页 基于基于Mux 的的 Latch 负 电平 负 电平 latch CLK 0 时透明时透明 正 电平 正 电平 latch CLK 1 时透明时透明 CLK 1 0D Q0 CLK 1D Q InClkQClkQ InClkQClkQ Latch 的具体实现的具体实现 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 19 页 基于 传输门实现的 基于 传输门实现的 Mux 的的 Latch CLK CLK CLK D Q 1 尺寸设计容易 尺寸设计容易 2 晶体管数目多 时钟负载因而功耗大 晶体管数目多 时钟负载因而功耗大 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 20 页 基于 传输管实现 基于 传输管实现 Mux 的的 Latch CLK CLK CLK CLK QM QM 仅仅NMOS 实现 不重叠时钟 实现 不重叠时钟 Non overlapping clocks 仅 仅NMOS 实现 实现 1 仅 仅NMOS 实现 电路简单 减少了时钟负载 实现 电路简单 减少了时钟负载 2 有电压阈值损失 影响噪声容限和性能 可能引起静态功耗 有电压阈值损失 影响噪声容限和性能 可能引起静态功耗 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 21 页 基于三态缓冲器实现的基于三态缓冲器实现的 Latch 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 22 页 采用基于采用基于RAM 或或 SRAM单元形式的单元形式的Latch 采用串联电压开关逻辑 采用串联电压开关逻辑 CVSL 实现的 实现的 Latch Q Q 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 23 页 主主 Latch从从 Latch 主从 Latch 构成的寄存器主从 Latch 构成的寄存器 由一个正电平灵敏 Latch和一个负电平灵敏 由一个正电平灵敏 Latch和一个负电平灵敏 Latch 构成构成 主从主从 Latch 对对 输出状态 输出状态在效果上表现为在效果上表现为在时钟边沿处发生变化 正边沿处或负边沿处 在时钟边沿处发生变化 正边沿处或负边沿处 确保了整个寄存器的反馈路径 或者在主锁存器或者在从锁存器处 被 中断 因而可以解决上述 确保了整个寄存器的反馈路径 或者在主锁存器或者在从锁存器处 被 中断 因而可以解决上述由于反馈造成的信号由于反馈造成的信号 竞争竞争 问题问题 CLK CLK CLK CLK 的脉冲宽度应分别大于主 从 latch 的传播延时 的脉冲宽度应分别大于主 从 latch 的传播延时 实质仍然是电平灵敏实质仍然是电平灵敏 当时钟信号有效时 输入信号必须保持不变 此时 当时钟信号有效时 输入信号必须保持不变 此时在输入端的 spike 或 glitch 会被主锁存器所锁存并传给从锁存器 在输入端的 spike 或 glitch 会被主锁存器所锁存并传给从锁存器 Register 的具体实现的具体实现 J K Q Q SS RR Clk Q Q Q Q 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 24 页 正负电平灵敏的两个正负电平灵敏的两个Latch 构成主从 构成主从 Master Slave 边沿触发边沿触发 寄存器寄存器 1 0D CLK QM Master 0 1 CLK Q Slave QM Q D CLK 时钟为高电平时 主时钟为高电平时 主 Latch 维持 维持 QM 值保持不变 输出值值保持不变 输出值 Q 等于 时钟上升沿前的输入 等于 时钟上升沿前的输入 D 的值 的值 效果等同于效果等同于 正沿触发正沿触发 效果等同于效果等同于 负沿触发负沿触发 的主从寄存器只需互换正的主从寄存器只需互换正Latch 和负和负Latch的位置的位置 负负 Latch正正 Latch 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 25 页 QM Q D CLK T2I2 T1I1 I3T4I5 T3I4 I6 传输门实现的正负电平灵敏传输门实现的正负电平灵敏latch 构成主从 构成主从 Master Slave 边沿触发边沿触发 寄存器寄存器 基于传输门多路开关的 基于传输门多路开关的 latch 对 对 负负 Latch正正 Latch 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 26 页 QM Q D CLK T2I2 T1I1 I3T4I5 T3I4 I6 传输门主从 传输门主从 Master Slave 边沿触发寄存器的 边沿触发寄存器的 建立时间 延迟时间和维持时间建立时间 延迟时间和维持时间 基于传输门多路开关的 基于传输门多路开关的 latch 对 对 负负 Latch正正 Latch t pd txt pd inv O delay 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 27 页 寄存器的触发脉冲寄存器的触发脉冲 寄存器状态只允许在时钟的上升 或下降 沿处改变 由此可避免输入端的 寄存器状态只允许在时钟的上升 或下降 沿处改变 由此可避免输入端的spike 或或glitch 被错误锁存 一般使出现在被错误锁存 一般使出现在实际实际Latch输入端 的 输入端 的 S R 脉冲具有较窄和可控制的宽度 并与 时钟的切换同步 脉冲具有较窄和可控制的宽度 并与 时钟的切换同步 N1 Clk Clk out x In N2 Clk In x Clk out Clk J K S Q R Q Q Q 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 28 页 延时 延时 Clk q Delay D Q CLK 2 0 5 0 5 1 5 2 5 t c q lh 0 511 522 50 time nsec Volts t c q hl Q CLK D 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 29 页 建立时间 建立时间 Setup Time 建立时间不满足要求建立时间不满足要求建立时间满足要求建立时间满足要求 D Q QM CLK I22 T2 2 0 5 Volts 0 0 0 20 4 time nsec a Tsetup5 0 21 nsec 0 60 810 0 5 1 0 1 5 2 0 2 5 3 0 D Q QM CLK I22 T2 2 0 5 Volts 0 0 0 20 4 time nsec b Tsetup5 0 20 nsec 0 60 810 0 5 1 0 1 5 2 0 2 5 3 0 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 30 页 减少时钟负载的主从寄存器减少时钟负载的主从寄存器 D CLK CLK D 1 设计复杂性增加 设计复杂性增加 尺寸设计要保证能强制写入尺寸设计要保证能强制写入 2 反相导通 反相导通 当当 T2 导通时 第二个触发器有可能 通过传输门 导通时 第二个触发器有可能 通过传输门 T2耦合而影响第一个触发器存储的数据 耦合而影响第一个触发器存储的数据 D Q T1I 1 CLK CLK T2 CLK CLK I2 I 3 I4 弱反相器弱反相器 但存在缺点 但存在缺点 弱反相器弱反相器 弱反相器弱反相器 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 31 页 伪静态锁存器伪静态锁存器 Clk 为低时 为双稳态 静态 为低时 为双稳态 静态 Clk 为高时 输入值存在内部电容上 动态 为高时 输入值存在内部电容上 动态 Clk Clk In D D Clk Clk Clk Clk In AB D 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 32 页 时钟重叠问题时钟重叠问题 a 重叠的一对时钟重叠的一对时钟 CLK CLK CLK CLK A B b 电路图电路图 X D Q CLK CLK 用伪静态锁存器构成的主从触发器用伪静态锁存器构成的主从触发器当当 Clk 和和 Clk 发生重迭时 可能引起失效 发生重迭时 可能引起失效 1 当 当 Clk 和和 Clk 同时为高时 同时为高时 A 点同时为点同时为 In 和和 B 点驱动 造成不定状态 点驱动 造成不定状态 2 当 当 Clk 和和 Clk 同时为高一段较长时间时 同时为高一段较长时间时 In 可以直接穿通经过主从触发器 可以直接穿通经过主从触发器 3 采用两相位不重迭时钟可以解决此问题 但时钟不重迭部分不能太长以免漏电 时间过长引起出错 采用两相位不重迭时钟可以解决此问题 但时钟不重迭部分不能太长以免漏电 时间过长引起出错 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 33 页 Non overlap时间过长 存储在动态节点上的 电荷会泄漏掉 故称 伪静态 时间过长 存储在动态节点上的 电荷会泄漏掉 故称 伪静态 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 34 页 低电压静态低电压静态 Latch 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 35 页 双边沿触发寄存器双边沿触发寄存器 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 36 页 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 37 页 RS 触发器触发器 flip flop 由交叉的 由交叉的NOR 或或NAND 门构成门构成 Forbidden State S S R Q Q Q QRSQ Q00Q 1010 0101 0110R Q 基于基于NOR的的 RS Latch 基于基于NAND的的 RS Latch 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 38 页 交叉耦合的交叉耦合的 NAND 构成的构成的CMOS 触发器触发器 S Q R Q M1 M2 M3 M4 Q M5 S M6 CLK M7 R M8 CLK VDD Q 交叉耦合的交叉耦合的NAND加上时钟 这一电路已不再用于数据通路 但仍是基本的存储单元 晶体管尺寸的设计应能保证 状态的正确翻转 加上时钟 这一电路已不再用于数据通路 但仍是基本的存储单元 晶体管尺寸的设计应能保证 状态的正确翻转 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 39 页 1 8 1 2 W L M7 7 2 1 2 3 6 1 2 VQ V 5 0V 5 0V3 0V CMOS 静态触发器静态触发器 1 比全互补 传输门 实现所需管子数少 比全互补 传输门 实现所需管子数少 2 无静态功耗 无静态功耗 3 M7 M8 M5 M6 尺寸要足够大 尺寸要足够大 CMOS 时钟控制时钟控制 S R 触发器触发器 1 2 微米工艺微米工艺 VR V VDD M1 M2 M3 M4 M8 M7 M6 M5 Clk R Clk S Q Q t Vout Q Q TP Q TP Q 5 0V 3 0V 1 0V 1 0V 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 40 页 亚微米情形 亚微米情形 0 25微米 微米 输出电压取决于晶体管宽度瞬态响应输出电压取决于晶体管宽度瞬态响应 4 03 53 0 W L5 and 6 a 2 52 0 0 0 0 5 1 0 1 5 2 0 Q Volts time ns b 0 0 2 0 4 0 6 0 8 1 1 2 1 4 1 6 1 8 2 0 1 2 W 1 m 3 Volts QS W 0 9 m W 0 8 m W 0 7 m W 0 6 m W 0 5 m M5与与 M6的的W L比必须大于比必须大于 3 以能正确翻转以能正确翻转RS触发器触发器 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 41 页 时钟门控时钟门控 6 管管CMOS S R Latch 简单 只需简单 只需 6 个管子个管子 常用于静态存储器的设计中常用于静态存储器的设计中 运用在数据通路中时要避免第二个触发器 有可能通过传输管耦合到第一个触发器 而影响第一个触发器的工作 运用在数据通路中时要避免第二个触发器 有可能通过传输管耦合到第一个触发器 而影响第一个触发器的工作 VDD Clk Clk R S Q Q M1 M2 M3 M4 M5 M6 Q1Q1Q2 Q2 Clk 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 42 页 T 触发器触发器 将一个 将一个D 触发器的输出反馈回输入端触发器的输出反馈回输入端 可用作计数单元可用作计数单元 但速度慢但速度慢 JK 触发器触发器 具有具有 RS Latch 和和 T Latch 的功能的功能 D 触发器触发器 当前输出当前输出 状态 状态 Q 下一输出下一输出 Qn D Q Q Clk 输出输出 J K Q Q J K Clk D Clk Q Q 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 43 页 动态动态Latch 和和 Register 1 比静态 比静态 Latch和和 Register 简单 简单 2 基于在寄生电容上存储电荷 由于漏电需要周期刷新 或经常更新数据 基于在寄生电容上存储电荷 由于漏电需要周期刷新 或经常更新数据 3 不破坏的读信息 因此需要输入高阻抗的器件 不破坏的读信息 因此需要输入高阻抗的器件 传输门构成的动态边沿触发寄存器 只需 传输门构成的动态边沿触发寄存器 只需 8 个晶体管 节省功耗和提高性能 甚至可只用个晶体管 节省功耗和提高性能 甚至可只用 NMOS 实现 实现 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 44 页 动态 节点 动态 节点 建立时间建立时间 维持时间维持时间 延迟时间 延迟时间 时钟重叠的影响时钟重叠的影响 t 00 overlap t 11 overlap 原有的输入数据 原有的输入数据 D 应满足维持时间要求 应满足维持时间要求 2004 12 1 清华大学微电子所 数字大规模集成电路 周润德第 8 章 1 第 45 页 动态动态latch 和 寄存器的问题 和 寄存器的问题 1 高阻抗的内部动态节点易受噪声源的干扰 高阻抗的内部动态节点易受噪声源的干扰 2 漏电影响了低功耗 例如停止时钟以节省功耗 技术 漏电影响了低功耗 例如停止时钟以节省功耗 技术 3 内部动态节点的电压并不跟踪电源电压的变化 从而降低噪声容限 解决办法 增加一个弱反馈反相器 构成伪静态 内部动态节点的电压并不跟踪电源电压的变化 从而降低噪声容限 解决办法 增加一个弱反馈反相器 构成伪静态 这会增加抗噪声能力 但会增加延时 除高性能数据通路外 一般均应使寄存器成为伪静态的或静态的 这会增加抗噪声能力 但会增加延时 除高性能数据通路外 一般均应使寄存器成为伪静态的或静态的 D CLK CLK D 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 1 页 Register 时序参数时序参数 注意 数据的上升和下降时间不同时 延时将不同注意 数据的上升和下降时间不同时 延时将不同 D Clk Q D Q Clk tc q thold T tsu 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 2 页 Latch 时序参数时序参数 D Clk Q D Q Clk tc q thold PWm tsu td q T 注意 数据的上升和下降时间不同时 延时将不同注意 数据的上升和下降时间不同时 延时将不同 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 3 页 Latch 和和 Register 的的Latency tDQ 与 与 Data to clock 时间的关系时间的关系 正电平灵敏正电平灵敏 Latch 正沿触发正沿触发 Register 正沿正沿 负沿负沿 tDC WtSU W tDC tSU tSUtDC tSU tDQ tDQ 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 4 页 比较精确的考虑建立时间 比较精确的考虑建立时间 Setup Time tD 2 C t t t tC 2 Q 1 05tC 2 Q tSu tH Clk D Q b a tc2q 时钟至输出时间 时钟至输出时间 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 5 页 Clk Q Delay TSetup 1 TClk Q Time Setup Time 时钟到达前时钟到达前 Latch 的电路状态的电路状态 Setup 1 情形情形 D CN Q M CP D1SM Inv1 Inv2 TG1 Time t 0 ClockData TSetup 1 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 6 页 Clk Q Delay TSetup 1 TClk Q Time Time t 0 ClockData TSetup 1 Setup Time 时钟到达前的电路状态时钟到达前的电路状态 Setup 1 情形情形 D CN Q M CP D1SM Inv1 Inv2 TG1 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 7 页 Clk Q Delay TSetup 1 TClk Q Time D CN Q M CP D1SM Inv1 Inv2 TG1 Time t 0 ClockData TSetup 1 Setup Time 时钟到达前的电路状态时钟到达前的电路状态 Setup 1 情形情形 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 8 页 Clk Q Delay TSetup 1 TClk Q Time D CN Q M CP D1SM Inv1 Inv2 TG1 Time t 0 ClockData TSetup 1 Setup Time 时钟到达前的电路状态时钟到达前的电路状态 Setup 1 情形情形 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 9 页 Time t 0 ClockData TSetup 1 D CN Q M CP D1SM Inv1 Inv2 TG1 Setup Time 时钟到达前的电路状态时钟到达前的电路状态 Setup 1 情形情形 Clk Q Delay TSetup 1 TClk Q Time 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 10 页 2 定义 定义tsu min tDC f tDC min tDQ Set up 时间的三种定义方法时间的三种定义方法 1 定义 定义tsu 为使寄存器出错的最小为使寄存器出错的最小 Data to clock 时间 时间 3 定义 定义tsu为使为使 Clock to Q 的时间增加一固定的百分比 的时间增加一固定的百分比 5 Clock to Q的时间及的时间及Set up 时间与时间与Clock 及及data 变化的方向和斜率有关 变化的方向和斜率有关 tCQ f tDC tDQ tDC tCQtCQ f tDC 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 11 页 Hold Time Hold 1 情形情形 D CN Q M CP D1SM Inv1 Inv2 TG1 Time t 0 DataClock THold 1 0 Clk Q Delay THold 1 TClk Q Time 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 12 页 Clk Q Delay THold 1 TClk Q Time Time t 0 DataClock THold 1 Hold Time Hold 1 情形情形 D CN Q M CP D1SM Inv1 Inv2 TG1 0 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 13 页 Clk Q Delay THold 1 TClk Q Time D CN Q M CP D1SM Inv1 Inv2 TG1 Time t 0 DataClock THold 1 Hold Time Hold 1 情形情形 0 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 14 页 Clk Q Delay THold 1 TClk Q Time Time t 0 Clock THold 1 Data Hold Time Hold 1 情形情形 D CN QM Inv1 Inv2 CP D1SM TG1 0 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 15 页 Clk Q Delay THold 1 TClk Q Time D CN Q M CP D1SM Inv1 Inv2 TG1 Time t 0 Clock THold 1 Data Hold Time Hold 1 情形情形 0 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 16 页 确定传输门确定传输门 Latch 的的 Clk to Q Set up 和和 Hold 时间时间 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 17 页 真单相位时钟控制真单相位时钟控制 Latch TSPC True Single Phase Clocked Latch CLKIn VDD CLK VDD In Out CLK VDD CLK VDD Out 负电平负电平 latch CLK 0 时透明时透明 正电平正电平latch CLK 1 时透明 时透明 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 18 页 时钟高电平时时钟高电平时Latch 输出端有自锁结构输出端有自锁结构 时钟高电平时时钟高电平时Latch 输出端有自锁结构 且带输出反相器 输出端有自锁结构 且带输出反相器 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 19 页 时钟低电平时时钟低电平时Latch 输出端有自锁结构 且带输出反相器 输出端有自锁结构 且带输出反相器 时钟低电平时时钟低电平时Latch 输出端有自锁结构 输出端有自锁结构 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 20 页 单相位时钟控制方法单相位时钟控制方法 DEC Alpha 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 21 页 设计动态 设计动态Latch 要注意仔细设计尺寸及要注意仔细设计尺寸及Clocking 例如在例如在DEC 的 的 Alpha 芯片中芯片中 1 通过模拟通过模拟Latch 在各种不同情况组合在各种不同情况组合 如时钟不同的上升和 下降时间 不同的电压 温度和工艺的极端情形 下的工作 来检查竞争情况 如时钟不同的上升和 下降时间 不同的电压 温度和工艺的极端情形 下的工作 来检查竞争情况 2 动态存储电容上的电荷会泄漏漏电 且漏电与温度有很大的 关系 因此需要动态刷新 动态存储电容上的电荷会泄漏漏电 且漏电与温度有很大的 关系 因此需要动态刷新 3 动态节点不应当浮空较长时间 必须刷新或者箝制到一个已 知的状态 电平 动态节点不应当浮空较长时间 必须刷新或者箝制到一个已 知的状态 电平 4 动态节点需要借助静态反相器进行隔离 或采用动态节点需要借助静态反相器进行隔离 或采用 伪静态伪静态 电路以提高抗噪声能力电路以提高抗噪声能力 注 意注 意 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 22 页 真单相钟控真单相钟控 TSPC Latch 的优缺点的优缺点 优点 优点 1 时钟为 时钟为 真正真正 单相位 单相位 2 可嵌入逻辑功能 因而在总体上 逻辑 延时 可提高性能 可嵌入逻辑功能 因而在总体上 逻辑 延时 可提高性能 缺点 缺点 1 晶体管数目稍有增加 晶体管数目稍有增加 2 时钟使输出节点浮空 高阻态 时 易受其它信号耦合的影响 时钟使输出节点浮空 高阻态 时 易受其它信号耦合的影响 3 输出节点驱动传输门时会发生电荷分享 输出节点驱动传输门时会发生电荷分享 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 23 页 嵌入逻辑功能的嵌入逻辑功能的TSPC CLKInCLK VDDVDD Q PUN PDN CLK VDD Q CLK VDD In1 In1In2 In2 AND Latch 的例子的例子Logic 嵌入在嵌入在 Latch 内内 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 24 页 简化的简化的 TSPC Latch Split Output TSPC 分离输出 分离输出TSPC 优点 优点 减少了一个时钟控制管 同时也减少了时钟负载 减少了一个时钟控制管 同时也减少了时钟负载 缺点 缺点 内部节点电平不是全摆幅 内部节点电平不是全摆幅 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 25 页 TSPC 寄存器的构成 寄存器的构成 CLK CLK D VDD M3 M2 M1 CLK Y VDD Q Q M9 M8 M7 CLK X VDD M6 M5 M4 1 由正电平 由正电平Latch 和负电平和负电平Latch 主从 主从Latch 级连直接构成 级连直接构成 2 由 由 TSPC Latch 动态电路构成 正沿触发的寄存器 动态电路构成 正沿触发的寄存器 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 26 页 TSPC Latch 动态电路构成的寄存器动态电路构成的寄存器 建立时间建立时间 维持时间维持时间 延迟时间 延迟时间 CLK CLK D VDD M3 M2 M1 CLK Y VDD Q Q M9 M8 M7 CLK X VDD M6 M5 M4 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 27 页 TSPC边沿触发寄存器 的尺寸设计 边沿触发寄存器 的尺寸设计 0 CLK CLK D VDD M3 M2 M1 CLK Y VDD Q Q M9 M8 M7 CLK X VDD M6 M5 M4 1 1 解决办法 解决办法 加大动态电路的相对强度 使 加大动态电路的相对强度 使Y的放电远快于的放电远快于Q 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 28 页 TSPC 边沿触发寄存器边沿触发寄存器 正沿触发的寄存器与负沿触发的寄存器 正沿触发的寄存器与负沿触发的寄存器 正沿触发的寄存器 负沿触发的寄存器 正沿触发的寄存器 负沿触发的寄存器 VDDVDDVDD Q D VDDVDDVDD Q D 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 29 页 运用运用 Split out 的正沿触发寄存器的正沿触发寄存器 VDDVDDVDD Q D 采用采用 Split out 的正沿触发寄存器可以达到几乎与的正沿触发寄存器可以达到几乎与TSPC正沿触发寄存器相同的速度 但却大大减少了时钟负载 个时钟连接而不是 个 对于采用许多寄存器的电路例如大的移位寄存器 减少时钟负载十分重要 正沿触发寄存器相同的速度 但却大大减少了时钟负载 个时钟连接而不是 个 对于采用许多寄存器的电路例如大的移位寄存器 减少时钟负载十分重要 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 30 页 C2MOS 时钟控制 时钟控制CMOS Latch Register Q CL1CL2 M1 D M3 CLK M4 M2 CLK VDD X Master Stage M5 M7 CLK CLKM8 M6 VDD Slave Stage 可加入保持器 可加入保持器 Keepers 使电路成为伪静态 使电路成为伪静态 pseudo static 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 31 页 与传输门相比较的优点 与传输门相比较的优点 MOSC 2 对传输门 不论其输出端是对传输门 不论其输出端是0 还是还是1 输出端数据 能被 输出端数据 能被Latched 而不发生变化的条件是 而不发生变化的条件是 P 管和管和N 管必须 同时关闭 只要有一个管子不关闭 例如由于 管必须 同时关闭 只要有一个管子不关闭 例如由于 Skew 造成造成 P 管和管和 N 管同时导通 则输出端就会受 输入端的影响 管同时导通 则输出端就会受 输入端的影响 而对于 例如当而对于 例如当 N 管接而管接而 P 管接时 在输出为 管接时 在输出为 0 时 只有当时才有可能使输出从时 只有当时才有可能使输出从 0 变为变为 1 而时没有关系 即 而时没有关系 即N 管的导通不会影响输出端的管的导通不会影响输出端的 0 值 在输出为 值 在输出为 1 时 只有当时才有可能使输出从时 只有当时才有可能使输出从 1 变为变为 0 而时没有关系 即 而时没有关系 即 P管的导通不会影响输出端的管的导通不会影响输出端的 1 值 值 0 1 0 1 MOS C 2 M1 D M3 M4 M2 VDD TG1 D Q Q 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 32 页 C2MOS Clocked CMOS 构成 构成Latch Register M1 DQ M3 CLK M4 M2 CLK VDD CL1 X CL2 Master Stage M5 M7 CLK CLKM8 M6 VDD Slave Stage 可以引入保持器 可以引入保持器 Keepers 使电路成为 使电路成为 伪静态伪静态 主 Latch 时钟控制三态缓冲器时钟控制三态缓冲器 MOS C 2 用主从的 三态缓冲器 构成用主从的 三态缓冲器 构成 register 以正沿触发为例 以正沿触发为例 当当 Clk 0 时时 前一个 前一个 Latch 处于求值 后一个处于求值 后一个 Latch 处于维持 输出与输入切断 输出 处于维持 输出与输入切断 输出 Q 保持原先值 保持原先值 当当 Clk 1 时时 前一个 前一个 Latch 处于维持 后一个处于维持 后一个 Latch 处于求值 前一 个 处于求值 前一 个 Latch 锁存的值传送到输出端 锁存的值传送到输出端 比起传输管为基础的单元来 C2MOS具有较少的接触孔 因而它的版图紧凑 比起传输管为基础的单元来 C2MOS具有较少的接触孔 因而它的版图紧凑 驱动驱动MOS管的栅极管的栅极 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 33 页 只要时钟上升下降时间足够快 寄存器对于时钟 只要时钟上升下降时间足够快 寄存器对于时钟 Clk 与与 Clk 的重迭是 不灵敏的 因为事实上是由两个 的重迭是 不灵敏的 因为事实上是由两个 反相器反相器 构成的 信号从输入直接传播到 输出要求一个上拉之后接一个下拉或反之 构成的 信号从输入直接传播到 输出要求一个上拉之后接一个下拉或反之 以正沿触发主从寄存器 以正沿触发主从寄存器 Clk 领先领先 Clk 为例 为例 1 Clk 与 与 Clk 重迭重迭 即 重叠 此时主 即 重叠 此时主 Latch 可以接受输入可以接受输入 D 的的 1 至至 0 的 变化 即 的 变化 即 X 处可以发生处可以发生 0 至至 1 的变化 但 这个变化是不能在 的变化 但 这个变化是不能在 0 0重叠期间传到输出重叠期间传到输出 Q处的 因为此时只有上拉网络起作用 处的 因为此时只有上拉网络起作用 MOS C 2 MOS C 2 主主 Latch从从 Latch 0 0 重叠重叠 x C2MOS 寄存器对时钟的重叠不敏感寄存器对时钟的重叠不敏感 2004 12 8 清华大学微电子所 数字大规模集成电路 周润德第 8 章 2 第 34 页 主主 Latch从从 Latch 1 1 重叠 重叠 2 Clk 与与Clk 重迭重迭 1 即 即1 1重叠 此时主 重叠 此时主 Latch 可以接受输入可以接受输入 D 的的 0 至至 1 的 变化 即 的 变化 即 X 处可以发生处可以发生 1 至至 0 的变化 但这