OV7670摄像头彻底解读.pdf

序 本文 1 2 3 文档 一 图 序 文档旨在解决 OV7670 是什 OV7670 怎么 OV7670 怎么 档适合在 FPG OV7670 OV7670 图 1 OV7670 摄 1 传感器封 OV7670 2013 2 21 OV7 决 OV7670 开 什么 么用 么用好 GA 上开发 O 0 是什么 0 摄像头主要 摄像头主要特 封装结构 0 传感器有下 HTHTT T 7670 摄 开发的过程中 OV7670 应用 要特性 特性 源自于 下列两种封装 艾艾曼曼 T TP AP AM M 1 23 摄像头 中的 3 个问题 用的开发人员 于 OV7670 Pre 装形式 曼曼电子电子技技 M MFPGAFPGA 头彻底解 题 员 eliminary Dat 技技术文档 术文档 TAOBTAOBA A 解读 tasheet Versio A AO COMO COM on 1 4 Page 1 1 右图 引 2 3 4 5 6 7 8 9 1 1 1 1 1 图中管脚定义 引脚 名称 1 NC 2 NC 3 Y2 4 Y1 5 Y3 6 Y0 7 Y4 8 PCLK 9 Y5 10 DGND 11 Y6 12 XCLK 13 Y7 14 DOVD 2013 2 21 义如下 称 引 O O O O O O O K O O D P O K1 I O DD P HTHTT T 图 2 OV7 脚类型 Output Output Output Output Output Output Output Output Output Power Output Input Output Power 艾艾曼曼 T TP AP AM M 2 23 7670 摄像头封 Outp Ou O Output bi Digital 曼曼电子电子技技 M MFPGAFPGA 封装形式 put bit 0 utput bit 1 Ou Ou Ou Output bit 2 Ou Pixe Ou Di Ou Crys it 9 MSB power supp 技技术文档 术文档 TAOBTAOBA A 功能定义 LSB for 1 for 10 utput bit 4 utput bit 3 utput bit 5 2 LSB fo utput bit 6 el clock ou utput bit 7 igital grou utput bit 8 tal clock i B for 10 bi ply VDD IO A AO COMO COM 10 bit RGB bit RGB on 4 3 5 or 8 bit YU 6 utput 7 und 8 input t RGB and O 2 5 to 3 only nly UV 8 bit YUV 3 3 VDC 2013 2 21 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 3 23 15 DVDD Power Power supply VDD C 1 8 VDC 10 for digital output drive 16 HREF Output HREF output 17 PWDN Function default 0 Power Down Mode Selection active high internal pull down resistor 0 Normal mode 1 Power down mode 18 VSYNC Output Vertical sync output 19 RESET Function default 0 Clears all registers and resets them to their default values Active high internal pull down resistor 20 SIO C Input SCCB serial interface clock input 21 AVDD Power Analog power supply VDD A 2 45 to 2 8 VDC 22 SIO D I O SCCB serial interface data I O 23 AGND Power Analog ground 24 NC 2 OV7670 功能模块图 图 3 OV7670 由图 3 可知 测试图案发 SCCB 通信接 3 1 Image Se Ov7670 总共是 307 2 2 Timing G 有以下功 1 图像 2 内部 3 帧率 4 自动 C 5 外部 2013 2 21 0 功能模块图 知 模块由 5 发生器 Test 接口 ensor Array 0 传感器阵列 200 像素 Generator 功能 像阵列控制和 部时序信号产 率时序 动曝光控制 COM1 0 x04 A 部时序输出 HTHTT T 图 源自于 O 大部分构成 Pattern Gene 列为 656X488 和图像帧产生 产生和分发 AEC 相关 AECHH 0 x07 VSYNC HRE 艾艾曼曼 T TP AP AM M 4 23 OV7670 Prelim 分别是 1 erator 3 数 8 总共有 3 生 寄存器 AECH 0 x10 F HSYNC 和 曼曼电子电子技技 M MFPGAFPGA minary Datas 1 图像模数 数据输出 4 20 128 像素点 COM8 0 x13 PCLK 技技术文档 术文档 TAOBTAOBA A sheet Version 数转换 Analog 656X488 图 点 其中有效 A AO COMO COM n 1 4 Page 2 g Processing 图像传感器整 效的为 640X 2 列 5 480 2013 2 21 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 5 23 二 OV7670 摄像头怎么用 1 摄像头硬件电路 所使用摄像头的电路原理图如图 4 所示 U1 为 OV7670 摄像头传感器 采用 BGA 封装 P1 为外部接口 信号电平为 3 3V TTL 可以跟 3 3V 电平的外设直接连接 VCC 为 3 3V 电压 在电路上特别要注意的是 SCCB 的两根信号线 SIO D SIO C 需 要上拉 4 7K 电阻 图 5 为摄像头模块实物图 图 4 OV7670 摄像头模块电路原理图 AVDD A1 SIO D A2 SIO C A3 D1 A4 D3 A5 PWDN B1 VREF2 B2 AGND B3 D0 B4 D2 B5 DVDD C1 VREF1 C2 VSYNC D1 HREF D2 PCLK E1 STROBE E2 XCLK E3 D7 E4 D5 E5 DOVDD F1 RESET F2 DOGND F3 D6 F4 D4 F5 U1 OV7670 R1 1K C1 104 C3 104 C2 104 GND GND AVDD SIO D SIO C D1 D3 PWDN VREF2 AGND D0 D2 DVDD VREF1 VSYNC HREF PCLK STROBE XCLK D7 D5 DOVDD RESET DOGND D6 D4 AVDD R2 4K7 R3 4K7 SIO D SIO C VCC VCC R4 10K C8 104 VCC RESET GND C4 104 C5 104 C6 104 C7 104 GND VREF2 DVDD VREF1 VCC GND VCC GND 12 34 56 78 910 1112 1314 1516 P1 Header 8X2 VCCGND SIO CSIO D VSYNCHREF PCLKXCLK D0D1 D2D3 D4D5 D6D7 像传 片上 2 OV7670 OV7670 接口 2 1 SCCB 接 SCCB 是欧姆 传感器上 SCC 上缩减为 2 根线 2 2 起始和终 2013 2 21 0 接口时序 口时序包括两 接口 姆尼图像技术 CB 是一种 3 线 线 SIO C 和 终止时序 HTHTT T 图 5 OV 两部分 1 S 术公司 OmniV 线的总线 它 和 SIO D 图 艾艾曼曼 T TP AP AM M 6 23 V7670 摄像头 SCCB 接口时 图 6 SCCB 功 Vision 开发 它由 SCCB E 图 7 SCCB 起 曼曼电子电子技技 M MFPGAFPGA 头模块实物图 时序 2 图像 功能图 发的一种总线 SIO C SIO 起始信号 技技术文档 术文档 TAOBTAOBA A 图 像数据输出时 并广泛的应 D 组成 在为 A AO COMO COM 时序 应用于 OV 系列 为了减少引脚 列图 脚的芯 在启 明 S 前 数据 tPSC tPSA W 启动传输过程 SIO D 必须先 SIO E 被拉 据传输的终止 C 是 SCCB A 是 SIO D 2 3 SCCB 写 写时序由 3 相 Data OV7670 2013 2 21 中有两个时间 先于 SCCB 拉低的时间 不 E 上升沿 上升沿 SC 时序 相构成 先写设 0 的设备地址为 HTHTT T 间参数 tPRA E 被拉高的时 不能小于 1 2 图 SIO D 保 CCB E 必须保 设备地址 再写寄 为 0 x42 最后一 艾艾曼曼 T TP AP AM M 7 23 A 和 tPRC t 时间 最小值 25us 图 8 SCCB 终 保持逻辑高电平 保持低电平的 寄存器地址 最 一位用来判断读 曼曼电子电子技技 M MFPGAFPGA tPRC 被定义 值为 15ns tP 终止信号 平的时间 最 的时间 最小 最后写寄存器的 读写 即读的时 技技术文档 术文档 TAOBTAOBA A 义为 SIO D 预 PRA 被是指在 最小为 15ns 为 0ns 的值 即 ID Ad 时候为 0 x43 A AO COMO COM 预充电时间 在 SIO D 拉 ddress SUB Ad 这表 拉低之 ddress 每次 W Da 手册 也就 if W 次发送 8 个数据 ata 2 4 SCCB 读 读时序由 4 册中特别提到 就是在 Read D 3 SCCB 的 WR 2013 2 21 据 SDAT 设置为 时序 相构成 分别 到 Data 环节里 的 Verilog 程序 I2C Write ID begin case SD C IDLE 6 d0 HTHTT T 图 9 SC 为输入 接收一 别是 ID Addr 有个 NA 序解析 Address SU COUNTER begin SCLK 1 I2C BIT 1 艾艾曼曼 T TP AP AM M 8 23 CCB 读写传输 一个从机反馈的 ess Sub Add 即第 9 位要 UB Address 曼曼电子电子技技 M MFPGAFPGA 输时序图 的信号 依次发 dress ID Add 要驱动 SIO D W Data 技技术文档 术文档 TAOBTAOBA A 发送 ID Addres dress Read D 为高电平 A AO COMO COM ss SUB Addr Data ress 2013 2 21 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 9 23 ACKW1 1 ACKW2 1 ACKW3 1 ACKR1 1 ACKR2 1 ACKR3 1 END 0 end Start 6 d1 begin SCLK 1 I2C BIT 1 ACKW1 1 ACKW2 1 ACKW3 1 END 0 end 6 d2 I2C BIT 0 I2C SDAT 0 6 d3 SCLK 0 I2C SCLK 0 SLAVE ADDR ACK1 6 d4 I2C BIT I2C WDATA 23 Bit8 6 d5 I2C BIT I2C WDATA 22 Bit7 6 d6 I2C BIT I2C WDATA 21 Bit6 6 d7 I2C BIT I2C WDATA 20 Bit5 6 d8 I2C BIT I2C WDATA 19 Bit4 6 d9 I2C BIT I2C WDATA 18 Bit3 6 d10 I2C BIT I2C WDATA 17 Bit2 6 d11 I2C BIT I2C WDATA 16 Bit1 6 d12 I2C BIT 0 High Z Input 6 d13 ACKW1 I2C SDAT ACK1 6 d14 I2C BIT 0 Delay SUB ADDR ACK2 2013 2 21 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 10 23 6 d15 I2C BIT I2C WDATA 15 Bit8 6 d16 I2C BIT I2C WDATA 14 Bit7 6 d17 I2C BIT I2C WDATA 13 Bit6 6 d18 I2C BIT I2C WDATA 12 Bit5 6 d19 I2C BIT I2C WDATA 11 Bit4 6 d20 I2C BIT I2C WDATA 10 Bit3 6 d21 I2C BIT I2C WDATA 9 Bit2 6 d22 I2C BIT I2C WDATA 8 Bit1 6 d23 I2C BIT 0 High Z Input 6 d24 ACKW2 I2C SDAT ACK2 6 d25 I2C BIT 0 Delay Write DATA ACK3 6 d26 I2C BIT I2C WDATA 7 Bit8 6 d27 I2C BIT I2C WDATA 6 Bit7 6 d28 I2C BIT I2C WDATA 5 Bit6 6 d29 I2C BIT I2C WDATA 4 Bit5 6 d30 I2C BIT I2C WDATA 3 Bit4 6 d31 I2C BIT I2C WDATA 2 Bit3 6 d32 I2C BIT I2C WDATA 1 Bit2 6 d33 I2C BIT I2C WDATA 0 Bit1 6 d34 I2C BIT 0 High Z Input 6 d35 ACKW3 I2C SDAT ACK3 6 d36 I2C BIT 0 Delay Stop 6 d37 begin SCLK 0 I2C BIT 0 end 6 d38 SCLK 1 2013 2 21 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 11 23 6 d39 begin I2C BIT 1 END 1 end default begin I2C BIT 1 SCLK 1 end endcase end else I2C Read ID Address SUB Address ID Address R Data begin case SD COUNTER IDLE 6 d0 begin SCLK 1 I2C BIT 1 ACKW1 1 ACKW2 1 ACKW3 1 ACKR1 1 ACKR2 1 ACKR3 1 END 0 end I2C Read1 ID Address SUB Address Start 6 d1 begin SCLK 1 I2C BIT 1 ACKR1 1 ACKR2 1 ACKR3 1 END 0 end 6 d2 I2C BIT 0 I2C SDAT 0 6 d3 SCLK 0 I2C SCLK 0 SLAVE ADDR ACK1 6 d4 I2C BIT I2C WDATA 23 Bit8 2013 2 21 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 12 23 6 d5 I2C BIT I2C WDATA 22 Bit7 6 d6 I2C BIT I2C WDATA 21 Bit6 6 d7 I2C BIT I2C WDATA 20 Bit5 6 d8 I2C BIT I2C WDATA 19 Bit4 6 d9 I2C BIT I2C WDATA 18 Bit3 6 d10 I2C BIT I2C WDATA 17 Bit2 6 d11 I2C BIT I2C WDATA 16 Bit1 6 d12 I2C BIT 0 High Z Input 6 d13 ACKR1 I2C SDAT ACK1 6 d14 I2C BIT 0 Delay SUB ADDR ACK2 6 d15 I2C BIT I2C WDATA 15 Bit8 6 d16 I2C BIT I2C WDATA 14 Bit7 6 d17 I2C BIT I2C WDATA 13 Bit6 6 d18 I2C BIT I2C WDATA 12 Bit5 6 d19 I2C BIT I2C WDATA 11 Bit4 6 d20 I2C BIT I2C WDATA 10 Bit3 6 d21 I2C BIT I2C WDATA 9 Bit2 6 d22 I2C BIT I2C WDATA 8 Bit1 6 d23 I2C BIT 0 High Z Input 6 d24 ACKR2 I2C SDAT ACK2 6 d25 I2C BIT 0 Delay Stop 6 d26 begin SCLK 0 I2C BIT 0 end 6 d27 SCLK 1 6 d28 begin I2C BIT 1 END 1 end 2013 2 21 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 13 23 I2C Read2 ID Address R Data Start 6 d29 begin SCLK 1 I2C BIT 1 end 6 d30 I2C BIT 0 I2C SDAT 0 6 d31 SCLK 0 I2C SCLK 0 SLAVE ADDR ACK3 6 d32 I2C BIT I2C WDATA 23 Bit8 6 d33 I2C BIT I2C WDATA 22 Bit7 6 d34 I2C BIT I2C WDATA 21 Bit6 6 d35 I2C BIT I2C WDATA 20 Bit5 6 d36 I2C BIT I2C WDATA 19 Bit4 6 d37 I2C BIT I2C WDATA 18 Bit3 6 d38 I2C BIT I2C WDATA 17 Bit2 6 d39 I2C BIT 1 b1 Bit1 Read Data Flag 6 d40 I2C BIT 0 High Z Input 6 d41 ACKR3 I2C SDAT ACK3 6 d42 I2C BIT 0 Delay Read DATA ACK4 6 d43 I2C BIT 0 Delay 6 d44 I2C BIT 0 High Z Input 6 d45 I2C RDATA 7 I2C SDAT Bit8 Input 6 d46 I2C RDATA 6 I2C SDAT Bit7 Input 2013 2 21 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 14 23 6 d47 I2C RDATA 5 I2C SDAT Bit6 Input 6 d48 I2C RDATA 4 I2C SDAT Bit5 Input 6 d49 I2C RDATA 3 I2C SDAT Bit4 Input 6 d50 I2C RDATA 2 I2C SDAT Bit3 Input 6 d51 I2C RDATA 1 I2C SDAT Bit2 Input 6 d52 I2C RDATA 0 I2C SDAT Bit1 Input 6 d53 I2C BIT 1 Output ACK4 NACK 6 d54 I2C BIT 0 Delay Stop 6 d55 begin SCLK 0 I2C BIT 0 end 6 d56 SCLK 1 6 d57 begin I2C BIT 1 END 1 end default begin I2C BIT 1 SCLK 1 end endcase end end 4 OV7670 配置信息 主要寄存器配置信息如下 SET OV7670 0 LUT DATA 16 h1204 复 位 VGA RGB565 00 YUV 04 RGB 8x 全局复位 SET OV7670 1 LUT DATA 16 h40d0 RGB565 00 FF d0 YUV 下要 改 01 FE 80 SET OV7670 2 LUT DATA 16 h3a04 TSLB TSLB 3 COM13 0 00 YUYV 01 YVYU 10 UYVY CbYCrY 11 VYUY SET OV7670 3 LUT DATA 16 h3dc8 COM13 TSLB 3 COM13 0 00 YUYV 01 YVYU 10 UYVY CbYCrY 11 VYUY SET OV7670 4 LUT DATA 16 h1e31 默认 01 Bit 5 水平镜像 Bit 4 2013 2 21 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 艾曼电子技术文档 HTTP AMFPGA TAOBAO COM 15 23 竖直镜像 SET OV7670 5 LUT DATA 16 h6b00 旁路 PLL 倍频 0 x0A 关闭内 部 LDO 0 x00 打开 LDO SET OV7670 6 LUT DATA 16 h32b6 HREF 控制 80 SET OV7670 7 LUT DATA 16 h1713 HSTART 输出格式 行频开始 高 8 位 11 SET OV7670 8 LUT DATA 16 h1801 HSTOP 输出格式 行频结束 高 8 位 61 SET OV7670 9 LUT DATA 16 h1902 VSTART 输出格式 场频开始 高 8 位 03 SET OV7670 10 LUT DATA 16 h1a7a VSTOP 输出格式 场频结束高8位 7b SET OV7670 11 LUT DATA 16 h030a VREF 帧竖直方向控制 00 SET OV7670 12 LUT DATA 16 h0c00 DCW 使能 禁止 00 SET OV7670 13 LUT DATA 16 h3e00 PCLK 分频 00 Normal 10 1 分频 11 2 分频 12 4 分频 13 8 分频 14 16 分频 SET OV7670 14 LUT DATA 16 h7000 00 Normal 80 移位 1 00 彩条 80 渐变彩条 SET OV7670 15 LUT DATA 16 h7100 00 Normal 00 移位 1 80 彩条 80 渐变彩条 SET OV7670 16 LUT DATA 16 h7211 默认 水平 垂直 8 抽样 11 SET OV7670 17 LUT DATA 16 h7300 DSP 缩放时钟分频 00 Normal 10 1 分频 11 2 分频 12 4 分频 13 8 分频 14 16 分频 SET OV7670 18 LUT DATA 16 ha202 默认 像素始终延迟 02 SET OV7670 19 LUT DATA 16 h1180 内部工作时钟设置 直接使用 外部时钟源 80 三 如何用好 OV7670 摄像头 1 2 以上 1 VG 2 水 3 关 4 PC 5 不 VGA 判断摄像头模 通过读取以上 SignalTapII Lo 主要配置信息 上配置信息是 GA 分辨率 水平镜像 关闭PLL 直接 CLK 正常模式 不设置彩条 A 接口时序如 2013 2 21 模块是否正常 图 10 上 4 个寄存 ogic Analyzer 息解析 是将 OV7670 设 RGB565 模 接使用外部时 式 不分频 如下 HTHTT T 常工作 0 OV7670 Pro 存器 将读取 r 的方式来检 设置成下面模 模式 时钟 打开LD XCLK PCLK 艾艾曼曼 T TP AP AM M 16 23 oduct ID 和 M 取的值通过 IO 检测是否工作 模式 DO 使用内 K 曼曼电子电子技技 M MFPGAFPGA Manufacturer O 口输出显示 作正常 部电源 技技术文档 术文档 TAOBTAOBA A ID 寄存器 示 或者在 A AO COMO COM QUARTUSII 中用 计算 VSY HRE HSY VGA PCL 简单 动产 收每 续的 始 要分 算PCLK 的参 YNC 510 EF 784 t YNC 784 A RGB565 LK 784 单的说OV76 产生的 而O 每一个像素 的 每一行 第一个行有 分两次送 2013 2 21 参数 如下 Line 3 P 640 t tP 80 t YUV 30fps 510 30 670图像的时 OV7670时序 素的数据 以 行有行有效信 有效信号的 HTHTT T 图 11 下所示 3 tLine P 144 t P 45 tP 0 2 byt 时序跟VGA时 序是主动输 以下是RGB5 信号 每一 的第一个数据 艾艾曼曼 T TP AP AM M 17 23 VGA 输出时 17 tLine tP P 640 tP te 239 时序非常雷 出的 这需 565的OV767 一场有场有效 据便是第一 曼曼电子电子技技 M MFPGAFPGA 时序图 480 tLin P 19 tP 990400 2 雷同 只不过 需要我们根据 70摄像头的 效信号 在 一个像素的 技技术文档 术文档 TAOBTAOBA A ne 10 tLin 24MHz 过VGA 时序 据固定的时 的图像时序图 在场有效信号 高八位数据 A AO COMO COM ne 序是FPGA需要 时序 来准确 图 PCLK 是 号开 据 每一个像 要主 确接 是连 像素 此处 默认 取摄 在 R 位图 处需要注意的 认 Bit 5 设置 摄像头数据时 RGB565 输出时 图像数据 下面罗列下 2013 2 21 的是 PCLK 是 置成 0 则是 时 程序时钟 时序中 HRE 下跟 HREF 相关 HTHTT T 图 12 OV767 是否连续输出 图 1 是一直输出 PC 钟是 PCLK 驱动 EF 高电平时图 关的寄存器功 艾艾曼曼 T TP AP AM M 18 23 70 输出 RGB5 出