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31 习题 7 数控式直流电流源 7 1 数控式直流电流源设计指标及框图 1 数控式直流电流源设计指标 数控式直流电流源 其输入交流电压 220 240V 50Hz 输出直流电压 10V 1 输出电流范围 5 1000mA 2 可设置并显示输出电流给定值 3 具有 步进调整功能 步进 10mA 4 改变负载电阻 输出电压在 10V 以内变化时 输出电流要变化很小 5 纹波电流 2mA 2 数控式直流电流源设计框图 数控式直流电流源设计框图如图 7 1 所示 图 7 1 数控式直流电流源设计框图 7 2 数控式直流电流源硬件电路图 1 电压转换恒定电流电路 电压转换恒定电流电路如图 7 2 所示 图 7 2 电压转换恒定电流电路 负载电流 L I 3 I 3 R U 负载电流正比于数模转换的输出电压 U 与负载电阻无关 数 模转换的输出电压 U 一定 可以得到恒流输出 由于三极管输出特性平坦 恒流特性好 使 用两个三极管 5609 和 2N3055 复合为了提高输出的负载电流 以小电流控制大电流 为了保 护三极管 2N3055 要加散热器 三极管 5609 和 2N3055 的 IC UCE0 P 分别为 1A 20V 1W 15A 60V 115W OP07 是精度高 低漂移运算放大器 OP07 和三极管 5609 2N3055 的外形 和管脚如图 7 3 所示 32 图 7 3 OP07 和三极管 5609 2N3055 的外形和管脚 如果使输出电流达到 2A 可以采用图 7 4 所示的电路 负载电流 L I 2 3 I 图 7 4 扩大输出电流电路 2 直流电压源设计 变压器功率设计主要考虑电流源的功率大约 24V 1A 24W 还要考虑 5V 15V 15V 电源的功率大约 17 5W 总功率 41 5W 还要留有余量 变压器功率 45W 变压器输出电压分别 5V 15V 15V 24V 输出电流分别 0 5A 0 5A 0 5A 1A 7 3 软件设计思想及源程序 键盘控制 数模 D A 转换在前几实例已经介绍了 只要将 D A 的输出接到图 7 2 电压 转换恒定电流电路的输入端 将图 7 2 电压转换恒定电流电路 R3两端的电压接到模数 A D 转换图5 8用数码管显示模数A D转换器的输入电压电路的模拟信号输入端即可显示电流源 输出电流 图 5 8 中的将二进制数转换四位二 十进制数 DDDF 模块和将四位二 十进制数转换数码 33 管字符 DISP 模块稍微变化一下可显示电流源输出电流 如图 7 5 所示 图 7 5 用数码管显示电流源输出电流 其源程序如下 library ieee use ieee std logic 1164 all use ieee std logic unsigned all use ieee std logic arith all entity dddf is port in all in std logic vector 7 downto 0 out l out h out hh out std logic vector 3 downto 0 clk clr in std logic end dddf architecture def arch of dddf is signal b1 b2 b3 std logic vector 3 downto 0 signal a std logic vector 1 downto 0 signal mid std logic vector 11 downto 0 signal e f std logic vector 11 downto 0 signal big bigg biggg integer range 0 to 10000000 begin process clk in all clr begin if clk event and clk 1 then if clr 0 then a 00 b1 0000 b2 0000 b3 e 0000 biggg conv integer e 将输入二进制数变成十进制整数 bigg biggg 1000 根据5 2 5 8 D U U s refm Um 5 是模拟电流 Ds是数字量十 进制数 34 big bigg 256 参考电压 Uref是 5V 乘以 1000 除以 256 乘以 1000 为以后分成四位 f conv std logic vector big 12 将结果转换 12 位二进制数 mid f a if mid 1010 then mid mid 1010 b2 b2 1 if b2 1001 then b2 0000 b3 b3 1 end if else b1 mid 3 downto 0 end if anull end case end if end if end process out l b1 out h b2 out hh b3 end def arch library ieee use ieee std logic 1164 all use ieee std logic unsigned all use ieee std logic arith all entity disp is port clk in std logic inl in std logic vector 3 downto 0 inm in std logic vector 3 downto 0 inh in std logic vector 3 downto 0 midd out std logic vector 7 downto 0 disp1 out std logic vector 1 downto 0 end disp 35 architecture arch of disp is signal mid std logic vector 4 downto 0 signal disp2 std logic vector 1 downto 0 begin process clk inl inm inh begin if clk event and clk 1 then if disp2 11 then disp2 00 else disp2 disp2 1 end if disp1midmidmidmidnull end case case mid is when 00000 middmiddmiddmiddmiddmiddmiddmiddmiddmiddmiddmiddmiddmiddmiddmiddmiddmiddmiddmiddnull 36 end case end if end process end arch 特别提示 8 2