数字电路第6版(康华光)5--锁存器和触发器.ppt

1 5锁存器和触发器 5 1双稳态存储单元电路 5 2锁存器 5 3触发器的电路结构和工作原理 5 4触发器的逻辑功能 2 教学基本要求 1 掌握锁存器 触发器的电路结构和工作原理 2 熟练掌握SR触发器 JK触发器 D触发器及T触发器的逻辑功能 3 5 1双稳态存储单元电路 5 1 1双稳态的概念 5 1 2双稳态存储单元电路 4 1 时序逻辑电路与锁存器 触发器 时序逻辑电路 概述 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 结构特征 由组合逻辑电路和存储电路组成 电路中存在反馈 工作特征 时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关 而且与此前电路的状态有关 5 2 锁存器与触发器 共同点 具有0和1两个稳定状态 一旦状态被确定 就能自行保持 一个锁存器或触发器能存储一位二进制码 不同点 锁存器 对脉冲电平敏感的存储电路 在特定输入脉冲电平作用下改变状态 触发器 对脉冲边沿敏感的存储电路 在时钟脉冲的上升沿或下降沿的变化瞬间改变状态 6 5 1双稳态存储单元电路 5 1 1双稳态的概念 下图为双稳态的物理模型 模型的主体为一峰形物 并用一小球的位置来表示两种稳态 0 1 和一种介稳态 峰顶 若小球原处在左边的稳态 如在其左侧施加冲击力 它将越过峰顶的介稳态而进入右边的另一稳态 反之 亦然 该模型可形象地模拟双稳态及其在两种稳态间的变化 双稳态的物理模型 双稳态存储单元电路 7 反馈 5 1 2双稳态存储单元电路 Q端的状态定义为电路输出状态 电路有两个互补的输出端 1 电路结构 将两个非门G1 G2接成如图所示的交叉耦合形式 则构成最基本的双稳态电路 8 2 逻辑状态分析 故 电路具有记忆1位二进制数据的功能 如Q 1 如Q 0 9 3 模拟特性分析 自学 图中两个非门的传输特性 设两非门G1G2均为CMOS器件 10 5 2 1SR锁存器 5 2锁存器 5 2 1D锁存器 11 5 2 1SR锁存器 5 2锁存器 1 基本SR锁存器 初态 R S信号作用前Q端的状态 初态用Qn表示 次态 R S信号作用后Q端的状态次态用Qn 1表示 12 1 工作原理 R 0 S 0 状态不变 13 无论初态Qn为0或1 锁存器的次态为1态 信号消失后新的状态将被记忆下来 R 0 S 1 置1 14 无论初态Qn为0或1 锁存器的次态为0态 信号消失后新的状态将被记忆下来 R 1 S 0 置0 15 S 1 R 1 状态不确定 约束条件 SR 0 当S R同时回到0时 由于两个与非门的延迟时间无法确定 使得触发器最终稳定状态也不能确定 触发器的输出既不是0态 也不是1态 16 2 工作波形 17 3 用与非门构成的基本SR锁存器 c 国标逻辑符号 a 电路图 约束条件 S R 1即 结论 输入低电平有效 且有 SR 0 18 例运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出 19 开关S由B拨向A时 触点脱离B有瞬间的抖动 开关S由A拨回B时 触点脱离A有瞬间的抖动 开关S由B拨向A时 触点接触A有瞬间的抖动 Q不变 Q不变 开关S由A拨回B时 触点接触B有瞬间的抖动 20 2 逻辑门控SR锁存器 电路结构 基本SR锁存器 使能信号控制门电路 21 逻辑功能 S 0 R 0 Qn 1 Qn S 1 R 0 Qn 1 1 S 0 R 1 Qn 1 0 S 1 R 1 Qn 1 不确定 E 1 E 0 状态发生变化 且有 状态不变 22 解 根据前面讲的逻辑门控SR锁存器的功能表可画出图如虚线下边所示 23 5 2 2D锁存器 1 逻辑门控D锁存器 2 国标逻辑符号 1 逻辑电路图 24 S 0R 1 D 0 Q 0 D 1 Q 1 D S 1R 0 D锁存器的功能表 3 逻辑功能 25 2 传输门控D锁存器 E 0时 b E 1时的等效电路 TG2导通 TG1断开 TG1导通 TG2断开 Q D Q不变 c E 0时的等效电路 E 1时 a 电路结构 26 例 画出如左下图所示的输出波形 解 输出波形见右下图的虚线下方 27 3 D锁存器的动态特性 自学 定时图 表示电路动作过程中 对各输入信号的时间要求以及输出对输入信号的响应时间 28 下图为中规模集成的CMOS八D锁存器74HC HCT373的内部逻辑电路图 其核心电路是8个传输门控D锁存器 门控信号由锁存使能信号LE驱动 4 典型集成电路 74HC HCT373八D锁存器的内部逻辑图 锁存使能信号 输出三态门使能信号 输出三态门 一对互补的门控信号 29 74HC HCT373的功能表 L 和H 表示门控电平LE由高变低之前瞬间Dn的逻辑电平 30 5 3触发器的电路结构和工作原理 5 3 1主从触发器 5 3 2维持阻塞触发器 5 3 3利用传输延时的触发器 5 3 4触发器的动态特性 31 5 3触发器的电路结构和工作原理 如前所述 锁存器在E的高 低 电平期间对信号敏感 触发器在CP的上升沿 下降沿 对信号敏感 在VerilogHDL中对锁存器与触发器的描述语句是不同的 32 主锁存器与从锁存器结构相同 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 且锁存使能信号反相 这样 利用两个锁存器的交互锁存可实现存储数据和输入信号之间的隔离 1 电路结构 5 3 1主从触发器 施密特反相器 33 2 由传输门组成的CMOSD触发器的工作原理 TG1导通 TG2断开 输入信号D送入主锁存器 TG3断开 TG4导通 从锁存器维持在原来的状态不变 1 CP 0时 1 C 0 Q 跟随D端的状态变化 使Q D 34 2 CP由0跳变到1 0 C 1 TG3导通 TG4断开 从锁存器Q 的信号送Q端 35 可见 从锁存器在工作中总是跟随主锁存器的状态变化 触发器因此冠名 主从 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 即D触发器的特性可用下式来表达 Qn 1 D 并称其为D触发器的特性方程 36 3 典型集成电路 下图为以主从D触发器为基础构成的集成CMOS双D触发器74HC HCT74的其中一个D触发器的逻辑电路图 37 74HC HCT74的功能表 国标逻辑符号 74HC HCT74的逻辑符号和功能表 具有直接置1 直接置0 正边沿触发的D功能触发器 38 5 3 2维持阻塞触发器 1 电路结构与工作原理 C 根据确定触发器的状态 该触发器由3个基本SR锁存器组成 前两个基本SR锁存器的输出控制第三个基本SR锁存器的状态 即整个触发器的状态 1 电路结构 39 4 a 当CP 0时 2 工作原理 Qn 1 Qn D信号进入触发器 为状态刷新作好准备 G2 G3被封死 Q2 Q3为1 触发器状态不变 即 而 有 D G4 40 4 b 当CP由0跳变为1后瞬间 在CP脉冲的上升沿 触发器按此前的D信号刷新 G2 G3打开 Q2 Q3输出由Q1 Q4决定 为一对互补状态 且 41 4 c 当CP 1时 功能 在CP脉冲的上升沿到来后瞬间使触发器的状态变化 即 维持阻塞D触发器与主从D触发器虽然结构不同 但功能完全相同 D信号不影响 的状态 Q的状态不变 置1阻塞 置0维持线 在Q 1时 Q2 0 封死G1 G3 置1Q1维持Q2 0 即维持了触发器的1态 而Q2 0使Q3为1 即使D变化也不会改变Q3的状态 分析D的两种情况 在Q 0时 Q3 0 封死G4 既阻塞了D 1进入 又与CP Q2一起将Q3维持为0 从而将触发器维持在0态 42 2 典型集成电路 74LS74 43 5 3 4触发器的动态特性 动态特性反映其触发器对输入信号和时钟信号间的时间要求 以及输出状态对时钟信号响应的延迟时间 建立时间 保持时间 脉冲宽度 传输延时时间 传输延时时间 44 保持时间tH 保证D状态可靠地传送到Q 建立时间tSU 保证与D相关的电路建立起稳定的状态 使触发器状态得到正确的转换 最高触发频率fcmax 触发器内部要完成一系列动作 需要一定的时间延迟 所以对于CP最高工作频率有一个限制 触发脉冲宽度tW 保证内部各门正确翻转 传输延迟时间tPLH和tPHL 时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间 45 5 4 1D触发器 5 4触发器的逻辑功能 5 4 2JK触发器 5 4 3SR触发器 5 4 4D触发器功能的转换 5 4 2T触发器 46 5 4触发器的逻辑功能 不同逻辑功能的触发器国际逻辑符号 D触发器 JK触发器 T触发器 RS触发器 47 5 4 1D触发器 1 特性表 功能表 2 特性方程 次态方程 Qn 1 D 3 状态图 48 3 状态转换图 2 特性方程 次态方程 5 4 2JK触发器 49 例5 4 1设下降沿触发的JK触发器时钟脉冲和J K信号的波形如图所示 试画出输出端Q的波形 设触发器的初始状态为0 解 50 5 4 3T触发器 特性方程 次态方程 3 状态转换图 逻辑符号 1 2 4 51 5 T 触发器 逻辑符号 特性方程 时钟脉冲每作用一次 触发器翻转一次 52 5 4 4SR触发器 1 特性表 功能表 2 特性方程 次态方程 3 状态图 53 5 3 4D触发器功能的转换 D触发器构成JK触发器 54 2 D触发器构成T触发器 Qn 1 D 1 用异或门实现 2 用同或门实现 55 3 D触发器构成T 触发器 Qn 1 D 二分频 56 锁存