第8章 2 存储器接口.pdf

第六章 存储器接口 存储器是微型计算机系统中用来存放程序和数据 的基本单元或设备 1 要求 系统对存储器的要求是容量大 速度快 成本低 但这三者在同一个存储器中不可兼得 2 解决 采用分级存储器结构 通常将存储器分为高速缓 冲存储器 主存储器和外存存储器三级 中 央 处 理 器 主 存 外 存 快存 CPU M1 M2M3 图6 1 三级存储器的结构示意图 6 1 半导体存储器 一 半导体存储器的分类 1 半导体存储器的分类 a 双极型存储器 b MOS型存储器 2 按存取方式分类 1 随机存取存储器RAM a 静态RAM b 动态RAM 2 只读存储器ROM a 掩模式ROM b 熔炼式可编程的PROM c 可用紫外线擦除 可编程的EPROM d 可用电擦除 可编程的E2PROM等 表6 1列出了微机系统中最常用的半导体存储器 静态RAMRAMMOS型 可擦可编ROM 静态RAMRAM双极型 高速缓冲 存储器 一次成型ROM ROM 动态RAM 静态RAM RAM MOS型主存储器 电路性能存取方式制造工艺存储器级 二 半导体存储器的主要性能指标 衡量半导体存储器性能的主要指标有存储容量 存取 时间 功能和可靠性 1 存储容量 存储容量是指存储器所能存储二进制数码的数量 即 所含存储元的总数 例如 某存储芯片的容量为1024 4 即该芯片有1024个存储单元 每个单元4位代码 2 存取时间 存取时间是指从启动一次存储器操作到完成该操作所 经历的时间 有时又称为读写周期 3 功耗 功耗通常是指每个存储元消耗功率的大小 单位为微瓦 位 W 位 或者毫瓦 位 mW 位 4 可靠性 可靠性一般是指对电磁场及温度变化等的抗干扰 能力 一般平均无故障时间为数千小时以上 三 存储芯片的的组成 地 址 译 码 器 存储 矩阵 数 据 缓 冲 器 0 1 2n 1 0 1 m 控制 逻辑 CS R W n位 地址 m位 数据 图6 2 存储芯片组成示意图 地址译码器 接收来自CPU的n位地址 经译码后产生2n个地址选 择信号 实现对片内存储单元的选址 控制逻辑电路 接收片选信号CS及来自CPU的读 写控制信号 形成芯 片内部控制信号 控制数据的读出和写入 数据缓冲器 寄存来自CPU的写入数据或从存储体内读出的数据 存储体 是存储芯片的主体 由基本存储元按照一定的排列规 律构成 6 2 存储器接口技术 一 存储器接口应考虑的几个问题 1 存储器与CPU之间的时序配合 2 CPU总线负载能力 3 存储芯片的选用 二 存储器地址译码方法 1 片选控制的译码方法 常用的片选控制译码方法有线选法 全译码 法 部分译码法和混合译码法等 1 线选法 当存储器容量不大 所使用的存储芯片数量不多 而 CPU寻址空间远远大于存储器容量时 可用高位地址线直 接作为存储芯片的片选信号 每一根地址线选通一块芯 片 这种方法称为线选法 1 1KB CS 2 1KB CS 3 1KB CS 3 1KB CS 1111 A10 A11 A13 A11 A0 A9 图6 4 线选结构示意图 2 全译码法 采用全译码方式寻址64KB容量存储的结构示 意图如图6 5所示 可见 全译码法可以提供对 全存储空间的寻址能力 当存储器容量小于可 寻址的存储空间时 可从译码器输出 3 部分译码法 4 混合译码法 8KB 2 CS 8KB 1 CS 8KB 8 CS 3 8 译码器 A0 A12 A13 A15 Y0 Y1 Y7 图6 5 全译码法结构示意图 2 地址译码电路的设计 存储器地址译码电路的设计一般遵循如 下步骤 根据系统中实际存储器容量 确定存储器在整 个寻址空间中的位置 根据所选用存储芯片的容量 画出地址分配图或 列出地址分配表 根据地址分配图或分配表确定译码方法并画出相 应的地址位图 选用合适器件 画出译码电路图 例1 某微机系统地址总线为16位 实际存储器容量为 16KB ROM区和RAM区各占8KB 其中 ROM采用2KB 的EPROM RAM采用1KB的RAM 试设计译码电路 设计的一般步骤 该系统的寻址空间最大为64KB 假定实际存储器 占用最低16KB的存储空间 即地址为 0000H 3FFFH 其中0000H 1FFFH为EPROM区 2000H 3FFFH为RAM区 2KB 2KB 2KB 2KB 1KB 1KB 1KB 1KB 1KB 1KB 1KB 1KB 0000H 2000H 3FFFH 4000H ROM区 RAM区 图6 8 地址分配图 根据所采用的存储芯 片容量 可画出地址分配 图如6 8所示 地址分配 表如表6 4所示 确定译码方法并画出 相应的地址位图 根据地址位图 可考 虑用3 8译码器完成一次 译码 用适当逻辑门完成 二次译码 A11 74LS138 A B C G2A G2B G1 A12 A13 A14 A15 5V 译 码 器 1 1 1 1 1 1 1 1 Y4 Y1 Y2 Y3 Y0 Y5 Y6 Y7 1 A10 1 2 3 4 5 6 7 8 9 10 11 12 去4片 EPROM 去8片 RAM 图6 10 片选控制译码电路图 三 存储器与控制总线 数据总线的连接 1 存储器与控制总线的连接 A ROM的CS 信号 B RAM的CS OE RD WE WR 信号 2 存储器与数据总线的连接 D0 D7 D0 D15 6 3 主存储器接口 一 EPROM与CPU的接口 目前广泛使用的典型EPROM芯片有Intel公司生 产的2716 2732 2764 27128 27256 27512 等 分别有27 28 29系列 其容量分别为2K 8位至64K 8 512K 8 位 封装形式 前两种为24脚双列可直插式封装 后 几种为28脚双列直插式封装 另外有贴片封装 124 1213 A7 A1 A0 O0 O1 O3 GND VCC A8 A9 VPP OE A10 O3 O7 CE PGM 图6 11 Intel 2714芯片引脚排列图 1 芯片特性 Intel2716 容量为16K 2K 8位 存取时间 约450ns 单一的 5V电源 2 接口方法 Intel2716芯片与8位CPU的连接方法如下 低位地址线 数据线直接相连 工作电源VCC直接与 5V电源相连 编程 电源通常由开关控制 CE 和OE 信号分别由CPU高位地址总线和 控制总线译码后产生 通常采用图6 12所 示的3种方法 A0 A10 译 码 器 A11 A15 1 A0 A10 2716 CE M 访问 RD OE DOUT a A0 A10 译 码 器 A11 A15 A0 A10 2716 CE OE 1 M 访问 RD DOUT b A0 A10 译 码 器 A11 A15 A0 A10 2716 CE M 访问 RDOE DOUT c 图6 12 Intel 2716芯片与CPU的连接方法 3 接口举例 1 要求 用2716EPROM芯片为某8位微处理器设计一 个16KB的ROM存储器 已知该微处理器地址线 为A0 A15 数据线为D0 D7 允许访存 控制 信号为M 读出控制信号为RD 画出EPROM与 CPU的连接框图 2 分析 P125 3 实现 P126 图6 13 74LS138 G2AG2BG1 D0 D7 A0 A10 Y0CPU A11 A13 M O0 O7 2716 2 OE CE O0 O7 2716 1 OE CE O0 O7 2716 3 OE CE 5V 25V VPP VCC 5V GND RD Y1 Y7 5V 图6 13 EPROM与CPU连接框图 2k 2k 二 SRAM与CPU的接口 常用的SRAM芯片有 Intel公司生产的2114 2128 6116 6264 62256等 如HY6116 HM62256 HM628128 等等 容量 1K 4 1K 8 2K 8 8K 8 512K 8 现以2114芯片为例对SRAM的芯片特性和接口方 法进行介绍 1 芯片特性 Intel 2114是一种存储容量为1K 4位 存取时间 最大为450ns的SRAM芯片 如下图 2 接口方法 P127 3 接口举例 P127 A5 A0 A2 A1 CS 1 9 2114 18 10 VCC A9 I O1 A6 A4 A3 A7 A8 I O2 I O3 WE 电源 地VCC GND 写允许WE 片选CS 数据输入 输出I 01 I 04 地址输入A0 A9 引脚名符 号 NC IN A0 A1 A2 DD 1 8 2164 DRAM 16 9 VSS CAS DOUT A6 A3 A4 A5 A7 引脚排列图 三 DRAM与CPU的接口 1 芯片特性 Intel 2164是一种存储容量为 64K 1位 最大存取时间为 200ns 刷新时间间隔为2ms的 DRAM芯片 C WE RASRAS A 2 接口方法 DRAM控制器一般由如下部分组成 地址多路开关 由于要向DRAM芯片分时送出行地址和列地址 所以必须具 有多路开关 把来自CPU的地址变成行地址和列地址分两次送 出 刷新定时器 用来定时提供刷新请求 刷新地址计数器 提供刷新的地址 每刷新一行 计数器自动加1 全部 行刷新一遍后自动归零 重复刷新过程 仲裁电路 当来自CPU的访问存储器请求和来自刷新定时器的刷新 请求同时产生时 对二者的优先权进行裁定 时序发生器 提供行地址选通信号RAS 列地址选通信号CAS和写允 许信号WE 以满足对存储器进行访问及对芯片进行刷新 的要求 其逻辑框图6 17所示 CPU 刷 新 定 时 器 仲裁 电路 定 时 发生器 刷新地址 计数器 地址 多路开关 DRAM 读 写 地址总线 地址 RAS CAS WR 图6 17 DRAM控制的逻辑框图 例如 DRAM控制器8203是一种为80X86 CPU 系统支持 DRAM而设计的接口芯片 它向2164等DRAM芯片提供全 部必需的接口信号 其基本功能如下 AL0 AL7 地址 锁存 AH0 AH7 多 路 转 换 器 地址 锁存 再生 计数器 多 路 转 换 器 列地址 行 地 址 OUT0 OUT7 同步 RD S1 WR PCS 锁存 再生 定时器 同步 裁 决 器 时 序 发 生 器 REFRQ ALE OSC X0 OP2 X1 CLK B0 B1 OP1 RAS0 RAS1 RAS2 RAS3 CAS WE SACK XACK CAS 图6 18 8203芯片内部结构框 3 设计举例 1 要求 某微机系统CPU为8086且工作方式在最大方式 试用2164DRAM芯片为该系统配置一个256KB的存 储器 其地址空间为00000H 3FFFFH 2 分析 P131 3 实现 P132 6 4 高速缓冲存储器接口 思路 在引入高速缓冲存储器的系统中 内存由两级 存储构成 一级是采用高速静态RAM芯片组成的小容量 存储器 即Cache 另一级是用廉价的动态RAM芯片组成 的大容量主存储器 程序运行的所有信息存放在主存储器内 而高速缓 冲存储器中存放的是当前使用最多的程序代码和数据 即主存中部分内容的副本 CPU访问存储器时 首先在 Cache中寻找 若寻找成功 通常称为 命中 则直接 对Cache操作 若寻找失败 则对主存储器进行操作 并将有关内容置入Cache 引入Cache是存储器速度与价格折衷的最佳方法 CPU 地址 索引 机构 置换控制器 高速缓冲 存储器 主 存 段 页 地址 高位地址 低位地址 地址总线 数据总线 图6 21 Cache结构框图 图中高速缓冲存储器用于存入要访问的内容 即当前访问 最多程序代码和数据 地址索引机构中存放着与高速缓冲存储器内容相关的高位 地址 当访问高速缓冲存储器命中时 用来和地址总线上 的低位地址一起形成访问缓冲存储器地址 而置换控制器则按照一定的置换算法控制高速缓冲存储器 中内容的更新 一 地址映象方式 1 全相联映象方式 从主存中将信息调入缓冲存储器通常是以 页 为单位进 行的 为了准确寻址 必须将调入页的页地址编码全部存 入地址索引机构中 例如 假定缓冲存储器共32 分为128页 每页256个 字节 主存地址为24位 寻址空间为16MB 也按256个字 节为一页 共216页 当CPU送出24位地址寻址时 低8位 页内地址直接送高速缓冲存储器 高16位地址作为页号 编码送到地址索引机构与调入页的各编码相比较 若比 较发现有一致的编码 即命中 则索引机构将送出一个7 位页地址指明这一页属于缓冲存储器中128页中的哪一页 由7位页地址与8位页内地址合成一个15位地址 选中 32KB缓冲存储器的某一存储单元进行访问 显然 该地 址索引机构中应有128个页号编码 且每个页号为16位长 由此可见 采用该方式查找十分费时 以致由于对索引 机构工作速度要求很快而使成本过高 故该方法实用较 困难 2 直接映象方式 规定缓存中各页只接收主存中相同页号内容 的副本 即不同段中页号相同的内容只有一个能 复制到缓存中去 这种映象的限制使对高速缓存 的寻址变得相当简单 在地址索引机构中只要存 入地址的段号即可 3 分组相联映象