数字逻辑设计与VHDL描述第2版参考答案 第八章.pdf

数宁逻铒 没汁l j V丨IDL描述 第 八章部分习题解方 冶冰 印咖 一 暹 饰珈 碉 絷翮 l XT82 根据输 出函数画出忄 多输出函数的输入输出关系波形图 曛 蹈 XT8 010D 1011 1QQ1 0 1 Q101 101 10Q1 1001 1010 111 1111 I 11口 0g 01 1E 1 口 1 u R 1冂 列训 列u 列m 田u 列u 围u 网M刀 删几 Ll PJLn l Fl q 刂u 刀V1m 刀 u 刖u 删彐 列删1 刀 L 3 R O M 容量 1 6 4 J f L XT8R O M 容量 8 6 怂亠囗Tlll 凵 勺 000110 000000000000000000 01o 000000100100011 100000001001000110 000000110110 1001 P M edcJre is 3 q lt 000001 01001I100 1 0 1110 00000000000001 0000100000100I 001000000110010100100 I10001 I20 数字逻辑设 汁 VHDL描述 第八章部分习题解 方怡冰 盯 T日 4Rr I9k l D宀 冫 叫 口 Iu l AI人 I 曰0田D灯 XT87 妪IF l l D UT口 T宀 0 0 l d D 蛔如 蛔m 吼 町 曰A B 曰Q X 89用ROM设 计 XT8 13 r library IEEE use lEEE std logic I I 64 all use IEEE std logic arith al I use EEE std logi c unsi gned al I entitl XT8 13 is port CLK in STD LOGIC FX in STD LOGIC YN in STD LOGIC AE out STD LOGIC BB out STD LOGIC DD out STD LOGIC Q out STD LOGIC VECTOR l downto 0 SEL out STD LOGIC end architecture XT8 13 arch of XTS 13 is SYMBOLIC ENCODED state machine SregO g pe Sreg0 Upe is S0 S l 32 53 signal Sreg0 Sreg0 type begin Sreg0 machine process CLK begin if ClK event and CLK l then case SregO is w hen S0 121 01Q 10 1 0 100 001 001 010 00 0D1 010 100 10Q 001 001 001 010 数字逻辑 设汁丨j VHDL描述 第八章部分习题解方怡冰 Q 00 AE 1 SEL 0 BB 0 DD 0 if FX l then Sreg0 S l elsif FX 0 then Sreg0 Q 01 BB l AE 0 if YN 0 then Sreg0 S 1 elsif YN l then SregO Q 10 AE 0 if YN 0 tlren Sreg0 Sl elsif YN l then Sreg0 53 SEL Q Il DD l SEL 0 AE 0 Sreg0 Q 000 CR i 0 SW i 0 SET REGM 0 s R 10 122 数字逻辑 设计与VHDL描述 第八章部分习题解 方怡冰 OUTT 0 if START 1 then Sreg0 Q 001 CR l Sreg0 Q 011 CR 0 Sreg0 Q 010 SW l if LSB 0 then SregO E elsif LSB 1 then Sreg0 E SET REGM l end if when P 1 Q I10 SR 1 SW 0 if SHIFTED l then Sreg0 F elsif SHIFTED 0 then Sreg0 Q 111 ouTT l i SR 0 Sreg0 null end case end if end process end XT8 14 areh 曰Q XT8 15 一 l i b r a IEEE u s e IEEE s t d Io g i c 1164 a u s e IEEE s t d l o g i c a r i t h a l I u s e IEEE s t d l o g i c u n s i g n e d a l l e n Jb XT8 15 FULL i s p o H A n STD LOGIC VECTOR 5d o w n t o 0 CLK i n STD LOGIC SL INDATA h STD LOGIC卜 数 据 左 移 SR NDATA i n STD LOGIC 一数 据 右 移 X i n STD LOGIC VECTOR 2d o w n t O0 F o u t STD LOGIC VECTOR 5d o w n t o 0 Q o u t STD LOGIC VECTOR 2d o w n t o o e n d 123 数字j 罗 辑 哎汁i j Il DL描述 第八章部分习题解 方怡冰 a r c h i t e c t u r e XT8 15a I c h o f XT8 15 FULLi s s i g n a l QQ STD LOGIC VECTOR 5d o w n t o 0 t y p e Sr e g 0 t y p e i s SL SR BING IN BING OU ZZ o UT s i g n a l s r e g 0 s r e g 0 t y p e b e g i n Sr e g 0 m a c h i n e p r o c e s s CLK b e g i n i f CLK e v e n t a n d CLK i l t h e n c a s e s r e g O i s w h e n s L QQ 5DOWNT00 SL INDATA F QQ Q 000 i f X t 000 t h e n Sr e g 0 SL e l s i f X i 010 t h e n s r e g 0 BING IN e l s i f X 011 t h e n s r e g 0 Br NG Ou T e Is i f X 100 t h e n s r e g 0 ZZ o U e l s i f X 001 t h e n Sr e g 0 SR e n d i R w l l e n s R QQ6DOWNT00 QQ DOWNTo 0 F QQ Q 001 i f X 010 t h e n s r e g 0 BING IN e l s i f X 001 t h e n s r e g 0 BING o U e l s i f X 100 t h e n s r e g 0 ZZ o UT e l s i f X 000 t h e n s r e g 0 s L e Is i f X 001 t l l e n Sr e g 0 s R e n d i 免 w h e n Br NG IN QQ A Q 0 1 0 i f X 0 由e n Sr e g 0 Br NG Ou T I24 数宇逻辑设计 b VHDL描述 第八章部分习题解 方怡冰 elsif X 001 then Sreg0 SR elsif X 000 then SregO SLi elsif X 100 then SregO ZZ OUT elsif X 010 then Sreg0 F ee Q 01I if X 100 then Sreg0 ZZ OUT elsif X 001 then SregO SR elsif X 010 then Sreg0 BING IN elsif X 000 then Sreg0 SLi elsif X 011 then Sreg0 F ZZZZZZ a 100 if X I 0l then Sreg0 SL elsif X 011 then SregO BING OUT elsif X 001 then SregO SR elsif X 010 then Sreg0 BING N elsif X 100 then Sre 0 null end case end if end process end XT8 1S arch XT816假设密码锁的密码输入键盘是常见的 4 4动 态扫描键盘 每 个键值最多可达 8位 125 数字逻辑 没汁 j VHDL描述 第 八章部分习题解 I群 水 4位 串行输入的密码可以预先存储在 A B C D四 个存储单元中 当按 F的 键值及顺序完全与 A B C D及 排列顺序相同时 密码锁打开 只 要有一次输入有芹 则 报警 其 中 E存储单元 存 4 4动 态扫描键盘无键按 卜 时对应的键盘扫描输出值 程序中的 s l 是 状态机的初始状态 S2 s 4 甾 分别表示按键值与 A B9C D及 排列顺序相 同时的状态 s 3是 报警状态 b r a Jy IEEE u s e IE弓E s t d l o g i c 1164 a l l u s e IEEE s t d l o g i c a r i t h a use I E E E std I ogic unsigned a e n Jt y XT8 16FULL i s p o r t A n STD LOGIC VECTOR 7d o w n t o 0 4 B i n STD LOGIC VECTOR 7d o w n t o 0 4 C i n s TD LOGIC VECTOR 7d o w n t o 0 4 位 串行密码的第一位输入值预置存储单元 位 串行密码的第工位输入值顶置存储单元 位 串行密码的第二位输入值预置存储单元 CLK i n STD LOGIC D h s TD LOGIC VECTOR d o w n t o 叫 位 串 行 密 码 即 第 回 位 输 八 值 预 置 存 储 单 元 E i n s TD LOGIC VECTOR d o w n t o 0l 无 键 按 下 时 对应 的 键 盘 扫 描 输 出 值 存 储 单 元 REs ET h s TD LOGIC 复 位 按 键 高电 平 有 效 X i n s TD LOGIC VECTOR 7d o w n t o 0 一 按 键 输入值 K E Y O P E N o u t s T D L O G I C 开 锁 信 号 高电 平 有 效 R T O P O L I C E out S T D L O G I C 报警信号 高 电平有效 e n d 中咔沐咔沐衤衤咔H c衤 涞衤咔衤衤沐咔 冰冰本冰咔 Ar c h i t e c t u r e XT8 16FULL a r c h o f XT816FULL i s s i g n a I Q s TD LOGIC VECTOR 2d o w n t o 0 type Sreg0 type is S1 52 53 54 55 56 signal Sreg0 SregO tvpe begin Sreg0 machine process CLK besin EY o PEN 01 J0 0Ll c E T0 0L丨 CE 0 TO POL丨CE 1 Y 0PEN o TOp Ll c E J 126 数 f 冫逻辑 哎汁丿 j VHDL描述 第八章部分 习题解方怕冰 i f CLKt e v e n t a n d CLK t l t h e n i f RESET 11 t h e n s r e g 0 s 1 KEY o PEN 0 R To POLICE i Ot Q 000 e l s e R TO POLICE i 0 Q 0 1 0 i f X C t h c n Sr e g 0 S5 e l s i f X B OR X E t h e n Sr e g 0 s 4 ELs E s r e g 0 s 3 e n d i 免 w h e n s 5 KEY o PEN i 0 R TO POLICE i Q 0l l i f X D t h e n s r e g 0 s 6 e l s i f X C OR X E t h e n Sr e g 0 EY OPEN l R To POLICE Vl Q 1 0 0 s r e g 0 KEY OPEN 0 R TO POLICE 0 Q 000 if X E then Sreg0 Sli elsif X A then Sreg0 52 ELSE SregO KEY OPEN 0 R TO POLICE 0 Q 001 if X A OR X E then SregO S2i elsif X B then SregO 54 ELSE SregO KEY OPEN 0 R TO POLICE l Q 101 Sreg0 KEY OPEN 0 叫咖 E BcBx Q咖 日日回日臼目日 127 数字逻辑 设计 j HDL描述 第八章部分习题解方怡冰 X是 输 入 的 密码 上图 中 X按 串行 川 页 序 输 入 与 A E B E 相同 的 值 时 密码 止 确 锁 打 开 即 KEY o PEN l 曰E 曰 曰B 口C 曰 D 曰X 囵m m OPE R TO Po 田 巨 互 冫 C匝 二 咖 000 t J 上图中 X按 串行顺序输入 A 及 非 ABCDE有 效值时 密 码不正确 锁 不打开并报警 即 R To POLICE 1 如果要设计一个可以使用的密码锁 还 有许多功能必须设计 冈 为本 u 是 习题集 为 了不离 题 就 解到这里 有 兴趣的同学可以找任课教师探讨 XT817设计思路 设 计成最大模值为 10的 可变模值减法计数器 当 计数器减到 0口刂 输出 报警信号 计 数器的输入时钟为l 分钟 将XT747稍加修改即可 LIBRARY IEEE USE IEEE STD LOGIC l 164 ALL Us E IEEE STD LOGIC UNs IGNED ALL 料 料礻衤十 衤屮咔十衤衤衤衤衤屮衤平衤衤衤咔屮 衤衤咔 ENTITY XT817Is PORT CLK A B C D s E RESET IN STD LOGIC QA QB QC QD 廴 TO POLICE OUT s TD LOGIC END XT8 l 汴 中屮屮屮 衤 衤衤中中 屮衤屮 卡 衤咔艹衤咔衤衤衤衤 ARCHITECTURE b e h a v OF XT8 17Is s IGNAL s EL CQI s TD LOGIC VECTOR 3Do NT00 0000 s IGNAL COU飞COUT s TD LOGIC BEGN s EL D P PROCEs s CLK s EL BEGIN F C L K tE E N T A N D C L K l T H E N 一 检测时钟 上 升沿 IF s ET r THEN c QI s EL ELs E IF CQI 0000 THEN C Q I C Q I l 一 允许计数 END IF END IF END IF END PROCEs s Pl P2 PROCEs s CQI BEGIN 128 数字逻辑设汁 j VHDL描述 第八章部分习题解 方怡冰 IF CQI 0000 THEN COUT 彐r COu Tl r ELs E COUT 10i COUT1 END IF END PROCESS P2 P PROCESs COUT1 BEGIN IF COUTl EVENT AND g o u Tl 9l 9THEN CQI CQI END IF END PROCESS P3 QA CQI 0 QB CQI l QC CQI 2 QD CQI 3 R To POLICE COUT AND n o t RESET END b e h a v 操作步骤是 先设置模值信号D C B A 如 1 0 0 0 再置s E T r 这时置R E S E T 0 开 始 减计数 到 0 0 0 0 时 报 警信 号 R T o P O L I C E l 如 果要消除报警 置R E sE T r 曰s EL 廿 曰Q X T 8 1 8 衤 投曲 莰 亲 钰 度 适合 碎 一 泫锯程收 针 特制日 衤 营 期 仗过 一 些 习钰按 虫 0 顶 向 下 妖计 方弦畦行 解题思路 l 根据教材 例 13 设计年 月 日与大小月之间的关系得 日计数器控制信号 F 2 设 计 日计数器 加1计 数 由F决 定何时清 0 3 设计月计数器 计 数值从 卜 I2 4 根 据以下公式计算晟期 计算尾期可以用蔡勒 Ze 11e r 公式 只适合 丁 1582年10月15日 之后的情形 w y y 4 c 4 2c 26 m l 10 d 1 公式中的符号含义如下 c 世纪 年 的高两位数 y 年 年的低两位数 m 月 m 大丁等丁3 小 了等丁 14 即 在蔡勒公式中 某 年的 l 2月要看作上一年 渐 s 趾甘 Q搭 盯 日 臼 129 方怡冰 的 13 1衽月 来计算 比如 05年1月 1日要看作 04年 的 13月1日 来计算 d 日 代表取整 即只要整数部分 w 星 期 w 对 7 取 橡 得 0 一早 期日 卜早 期 一 2 一早 期工 3 早 期三 4 早期 四 5 星 期五 6一 星期六 以 0 5 年2 月 日为例 c 2 0 y 4 旷 1 茌 d 1 4 w 4 4 4 20 衽 2涞 20 26冰 14 1 10 14 l 4 1 5 一 40 39 14 l 22 除 以 7余 l 所 以z O05年 2月14日 是足期一 分三步 1 先定位一个 己知 日期 如 04年1月1日是星期 2 输入要计算 的年月 日 并 计算到 04年1月1日 一共有多少大 3 将天数用7取模后即可得到该天是星期几 顶虍文计电浩 由 例 4 13的大小月控制电路 月计数器 日计数器组成 由 于例4 13 是按照组合电路设计 控 制信号 F有 许多的冒险信号 当 它作为后续的计数器输入信号时将 引起后续电路无法按预计要求工作 所 以 首先应将例 4 13改 为时序电路 见 下面的LI4 13 源程序 又由于它的输出信号F与 每月的最后一天同时出现 所以下图电路在Ll 13的 输出 F后 增加一个D触 发器 触 发器的时钟是天计时时钟 C 得下面的系统顶层电路 图 扌 丫刂廴I D CO卜哟 0 艹螺 芈呼 呷 L E iI 靶 i L 1 丘 止 丛 二 二 二 冫 i 0 i 匚 工 二 白 冖0 c 系统仿真波形图 从图中 可以看出月和 日的预置 月 预 置输入信号 Y 呃 I N lD B C 卜 1 0 O C l0 日 预置输 入 信号 R I I B C D 1 0 1 0 0 0 同时月 日预置使能 厂 uE E N R I E N 有 效 所 以这里预 置 1 0 月2 8 日 当日计 数器 R I B C D 计 到 llO 0 0 1 即 3 1 时 控 制信号 F 输 出 1 这 时月计数 器 Y U E B C D lO 0 0 1 即 l1 月 而日计 数器 R I B C D 清0 sE G 3 sE G 0 是 月和 日的共阴接 法的显示输 出 从下图明显看出 10月 31日 之后出现占两个天计时时钟 K的l 1月0日 即 有两个H 月0日 可以 两个方面解决问题 1 将天计数器的计算范围 原来的 0 31大 人 丬 改 为 l 31 见后续的日计数器程序 c Ou n t 31 BCD IANSHIc 130 数字逻辑设计勹VHDL描述 第八章部分习题解 方怡冰 l Pt l l l Ml l l l n JVv 叩R几 几 l l l m m 曰 R1 Im Bc D 曰 丫UI Im D 曰 泥Jc B 曰 RI 曰s Ec 3 曰s E砭 曰sE c 曰 s Ec Il 2 由于 F 1的 持续时间为 个天时钟周期 CLK 将其缩短即可 要 将一个信号的高电平持 续时间缩短 可 利用微分电路 如 习题 6 9 下图就是利用习题 6 9后 的系统顶层电路图 图中的 町廴10模 块就是习题 6 9的电路做成 而 XT6 10模 块中的 JK触 发器利用习题 6 24做 成 从系统顶层电路图的仿真波形图可见 F 1的持续时间变短 也 不再出现11月0 日 叱 耔丬 茗 一 刂 0l I 0 G0阝0 Er v t 1卩 l l BC0r 0l V F t 叩 口 p t 型f 四 匪 唧 j 叫 nL 一 匚 已0 Lk 旧 靶 轷 吨 F sE I r p 艹皿L 叫 D 尺 I 臼 rD J 凵 口V 二 F ct cLx n rx E RT T DBCD IUI EI E tUE Il tlBCtl r El nE BcD E ni Bc E sEc3 E s c4 E sEcl E SECO 月到 12月 的变化过程 珈 一 F 啷 刊 囝囫图蹋囝国 131 GL Yu OI EN 怎EGOu t I卩 o l u E DB DH叫 s Eo 0u 卩0l i 0 0 0 0 0 cC ll F图 是 12月 到 1月 的变化过程 数字逻辑 设汁 J VHDL描述 第八章部分习题解方 台 冰 下图氵 sE 嘭 是 2月 到3月 的变化过程 D O W N T 0 0 一 相 当 于 例 4 1 3 的 Q 1 1 一Q 6 D O W l t T 0 0 一 相 当 于 例 4 1 3 的 Q 5 Q 1 沌下吁锃庵是 礻妊曲吝镆块枉涛 年 月 日与大小月之间的关系得 日计数器控制信号 F LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALl 来冰苄冰苄米冰冰米水米冰米米 冰 米米米 k c 冰 冰米米来米米 k ENTITY LI4 13 IS PORT CLK IN STD LOGIC RI IN STD LOGIC VECTOR 5 YUE IN STD LOGIC ECTOR 4 F 0UT s TD LOGIC END LI4 13 冰 苄冰苄咔苄冰米米冰米冰苄苄衤米冰冰米冰米苄冰衤冰米冰来米苄米冰 ARCHITECTURE b e h a v OF LI4 13 Is SIGNAL F1 F2 F3 F4 F5 F6 STD LOGIC BEGIN PROCESS CLK RI YUE BEGIN I F C L K E V E hT T A N D C L K 1 T H E N 一 改为时序电路设计以去除冒险 Fl RI 5 AND RI 4 AND RI 0 F2 N0T YUE 4 AND YUE 2 AND N0T YUE 0 F3 N0T YUE 4 AND UE 3 AND YUE 0 F4 YUE 4 AND YUE 0 F5 RI 5 AND RI 4 F6 N0T YUE 4 AND N0T UE 2 AND YUE l AND N0T YUE 0 AND RI 5 AND RI 3 F F1 0R F2 0R F3 0R F4 AND F5 0R F6 END IF END PROCESS END b e h a v 日计数器程序 31进 制计数器 l BCD 且输出显示 米水米米冰米 C来来米来米苄衤米米米来米冰米来米苄苄咔 LIBRARY IEEE 艹 工 四 匚 彐 叵 画 丬L 四 坚 坠 亟 亘 匣 E E二丕 亟 匚 Oc J I 0 0Q 0001亟二斗 132 数字逻辑设计与VHDL描述 第八章部分习题解 方 怡冰 USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL 冰米米苄米米冰米冰冰米米 c 米 c 衤 冰苄米米米米冰冰来冰米冰来 ENTITY c o u n t 31 BCD XIANSHI IS PORT CLK RST EN IN STD LOGIC SEGOUT1 s EGOUT2 0UT STD LOGIC VECTOR 6 DOWNT0 0 RI INDBCD IN STD LOGIC ECTOR o DOWNT0 0 RI BCD 0UT STD LOGIC ECTOR 5 DOWNT0 0 RI 0UT STD LOGIC VECTOR 4 DOWNT0 0 END c o u n t 31 BCD XIANSHI 一 米半米米米米米米冰米米米米米米苄冰苄苄米来米冰米来 米 苄米来米米 ARCHITECTURE b e h a v OF c o u n t 31 BCD XIANSHI IS SIGNAL NUM1 n u m 2 STD LOGIC VECTOR 3 DOWNT0 0 SIGNAL CQ BCD STD LOGIC VECTOR 7 DOWNT0 0 SIGNAL RI BIN BIN STD LOGIC VECTOR 4 DOWNT0 0 BEGIN NUM1 CQ BCD 3 DOWNT0 0 NUM2 CQ BCD 7 DOWh 1T0 4 旧叫铥 雌 狼 矽二抄 厂 删 弋 P1 PROCESS CI K EN VARIABI丿 E CQI STD LOGIC VECTOR 4 DOWNT0 0 BEGIN I F R S T l T H E N C Q I 0 O O 0 1 t 计数器复位与预置使能都是异步的 一为什么 ELSIF EN l THEN IF CLK EVENT AND CLK 1 THEN 捏 佥犭l 刂 日寸 钟 L9十 出 皆 C Q I C Q I l 一 允许计数 END IF ELSIF EN 0 AND RST 0 THEN CQI RI BIN END IF BIN CQI END PROCESS P1 BEGIN RI BIN 00000 WHEN RI INDBCD 000000 ELSE 00001 WHEN RI INDBCD 000001 ELSE 00010 WHEN RI INDBCD 000010 ELSE 00011 WHEN RI INDBCD 000011 ELSE 00100 WHEN RI INDBCD 000100 ELSE 00101 l r FIEN RI INDBCD 000101 ELSE 0O110 WHEN RI INDBCD 000110 ELs E 00111 WHEN RI INDBCD 000111 ELSE 01000 WHEN RI INDBCD 001000 ELSE B C D B i n a r y B l o c k l r 9 丘 彡 P 嘭 氵 私豸 宀 寸 侈初侣钇彬汐 扬9涉 和钙 I33 数字逻辑 设汁 丐VHDL描述 第八章部分习题解 方怡冰 01001 Wt IEN RI 01010 WHEN RI 01011 WHEN RI 01100 WHEN RI 01101 WHEN RI 01110 WHEN RI 01111 WHEN RI 10000 WHEN RI 10001 WHEN RI 10010 WHEN RI 10011 WHEN RI 10100 WHEN RI 10101 WHEN RI 10110 WHEN RI 10111 WHEN RI 11000 WHEN RI 11001 WHEN RI 11010 WHEN RI 11011 WHEN RI 11100 WHEN RI 11101 WHEN RI 11110 WHEN RI 11111 WHEN RI 00000 001001 ELs E 01000O E1SE O10001 ELSE 010010 ELs E 010O11 ELSE 010100 ELSE 010101 ELSE 010110 ELSE 010111 ELSE 011000 ELSE 011001 ELSE 100000 ELSE 100001 ELSE 100010 ELSE 100011 ELSE 100100 ELSE 100101 ELSE 100110 ELSE 100111 ELSE 101000 ELSE 101001 ELSE 110000 ELSE 110001 ELSE INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD INDBCD e n d Bl o c k Bi n a r y BCD BEGIN CQ CD BCD Bi n a r y Bl o c k 二 00000000 00000001 00000010 00000011 00000100 t 000001Ol 00000110 00000111 00001000 00001001 00010000 00010001 00010010 00010011 00010100 00010101 00010110 矽 虏l J f 免杉 殆 G 和女 枷 纟子l 1纫 WHEN BIN WHEN BIN WHEN BIN WHEN BIN WHEN BIN WHEN BIN W EN BIN WHEN BIN WHEN BIN WHEN BIN WHEN BIN WHEN BIN WHEN BIN WHEN BIN WHEN BIN WHEN BIN Wl IEN BIN 0 ELSE 1 ELSE 2 ELSE 3 ELSE 4 ELs E 5 ELSE 6 ELs E 7 ELSE 8 ELSE 9 ELSE 10 ELSE 11 ELSE 12 ELSE 13 ELSE 14 ELSE 15 ELSE 16 ELSE 134 数字逻辑设计与VHDL描述 第八章部分习题解 方怡冰 00010111 WHEN 00011000 WHEN 00011001 WHEN 00100000 WHEN 00100001 WHEN 00100010 WHEN 00100011 WHEN t 001o o 1o o WHEN 00100101 WHEN 00100110 WHEN 00100111 WHEN 00101000 WHEN 00101001 WHEN 00110000 WHEN 00110001 WHEN 00000000 Bi n a r y BCD BIN BIN BIN BIN BIN BIN BIN BIN BIN BIN BIN BIN BIN BIN BIN 17 ELSE 18 ELSE 19 ELSE 20 ELs E 21 ELSE 22 ELSE 23 ELs E 24 ELSE 25 ELSE 26 ELSE 27 ELs E 28 ELs E 29 ELSE 30 ELSE 31 ELSE e n d Bl o c k d s p l b l o c k BEGIN SEGOUT1 e n d b l o c k d s p 2 b l o c k BEGIN SEGOUT2 0111111 WHEN NUM1 0000110 WHEN NVM1 1011011 WHEN NUM1 1001111 WHEN NUM1 1100110 WHEN NUMl 1101101 WHEN NUMl 1111101 WHEN NUMl 0000111 WHEN NUM1 l 111111 WHEN NUM1 1101111 WHEN NUM1 1110111 WHEN NUMl 1111100 WHEN NUMl 0111001 WHEN NUMl 1011110 WHEN NUM1 l l 11001 WHEN NUM1 1110001 WHEN NUMl 纽 P磷 ELSE ELSE ELSE ELSE ELSE ELSE ELSE ELSE ELSE ELs E ELSE ELSE ELSE ELSE ELSE 叼 苡呷叫 龟 乙 s 惦 魄 枷 0l2345 012345678911llll 一一一一一一一一一一一一一一一一 一一 一一一一 一一一一 一一一一 0000000 d s p 1 l 9乙 R 一一 一一 一一 一一 135 o 幻 q 仂邙i 滋 碲 讫 忱 0111111 0000110 1011011 1001111 1100110 WHEN NUM2 WHEN NUM2 WHEN NUM2 WHEN NUM2 b r HEN NUM2 ELSE ELSE ELSE ELSE ELSE 数字逻辑 设汁Ij VHDL描述冫第八章部分习题解方怡冰 1101101 W EN NUM2 I111101 WHEN NUM2 0000111 W EN NUM2 l 111111 WHEN NUM2 1101111 WHEN NUM2 1110111 WHEN NUM2 1111100 l n 1EN Nu M2 0111001 WHEN NUM2 1011110 WHEN NUM2 1111001 WHEN NUM2 1110001 WHEN NUM2 0000000 e n d b l o c k d s p 2 RI BIN RI BCD CQ BCD 5 DOWNT0 O END b e h a v 5 ELs E 6 ELSE 7 ELSE 8 ELSE 9 ELSE 10 ELSE l l EI SE 12 ELSE 13 EL SE l 4 ELSE 15 ELSE 由下图可见 当 初值 1 0 1 O O 0 即2 8 且E N l 0 日 汁数器 R I 的 值由原来的 O 0 1 0 1 变为 1 1 1 0 0 即 2 8 的二 进制数 C 口 FIJm Bc D 曰 R I 臼s t c Ou T 回s z u 2 当 R I 计 数器计数到 1 1 1 0 0 即 2 8 的