CMOS器件介绍.doc

集成电路常用器件介绍一、 CMOS工艺下器件：CMOS工艺可分为P阱CMOS、N阱CMOS和双阱CMOS。以NWELL工艺为例说明CMOS中常用有源及无源器件的器件结构、工作原理、特性参数等。建议在此之前先了解CMOS的基本工艺。1.1有源器件 1. MOS管 采用N阱工艺制作的PMOS与NMOS结构示意图如图（1.1-1），在衬底为轻掺杂P-的材料上，扩散两个重掺杂的N+区就构成了N沟器件，两个N+区即源漏，中间为沟道。中间区域的表面上有以薄层介质材料二氧化硅将栅极（多晶硅）与硅隔离开。同样，P沟器件是在衬底为轻掺杂的N-的材料（即N阱或NWELL）上，扩散两个重掺杂的P+区形成的。图（1.1-1）图中的B端是指衬底，采用N阱工艺时，N阱接最高电位VDD，Psub接VSS。通常将PMOS、NMOS的源极与衬底接在一起使用。这样，栅极和衬底各相当于一个极板，中间是二氧化硅绝缘层，形成电容。当栅源电压变化时，将改变衬底靠近绝缘层处感应电荷的多少，从而控制漏极电流的大小。 以N沟器件为例说明MOS管的工作原理：（1）N沟增强型MOS管：当栅源之间不加电压时，漏源之间是两只背靠背的PN结，不存在导电沟道，因此即使漏源之间加电压，也不会有漏极电流。当uDS=0,且uGS0时，由于二氧化硅的存在，栅极电流为零。但是栅极金属层将聚集正电荷，它们排斥P型衬底靠近二氧化硅一侧的空穴，使之留下不能移动的负离子区，形成耗尽层。当uGS增大，一方面耗尽层加宽，另一方面将衬底的自由电子吸引到耗尽层于绝缘层之间，形成一个N型薄层，称为反型层，如图（1.1-2）。这个反型层即源漏之间的导电沟道。指沟道刚刚形成的栅源电压称为开启电压UGS(th)。uGS越大反型层越厚，导电沟道电阻越小。 图（1.1-2） 当uGS是大于UGS(th)的一个确定值时，若在漏源之间加正向电压，则产生一定的漏极电流。此时，uDS的变化对导电沟道的影响与结型场效应管相似，即当uDS较小时，uDS的增大使漏极电流线性增大，沟道沿源漏方向逐渐变窄，一旦uDS增大到使uGD= UGS(th)即uDSUGS- UGS(th)时，沟道在漏极一侧出现夹断点，称为预夹断，如图(1.1-3)所示。如果uDS继续增大，夹断区随之延长。而且uDS的增大大部分几乎用于克服夹断区对漏极电流的阻力。从外部看，漏极电流几乎不因uDS的增大而变化，管子进入恒流区，漏极电流几乎仅决定于uGS。（但还会呈一定斜率缓慢增加，是沟道调制效应引起的，即有效沟道长度变短。） 图（1.1-3）（2）N沟耗尽型MOS管：如果在制造MOS管时，在二氧化硅绝缘层中掺入大量正离子（或者在衬底沟道区注入与衬底相反类型的离子），那么即使uGS0，在正离子的作用下P型衬底表面也存在反型层，即漏源之间存在导电沟道，只要在源漏之间加正向电压，就会产生漏极电流。且uGS为正时，反型层加宽，漏极电流加大，反之漏极电流减小。当uGS从零减小到一uj定值时，反型层消失，漏极电流为零。此时的uGS称为夹断电压uGS（off）。如图（1.1-4） 图（1.1-4）N 耗尽管 2.三极管 （VPNP 、 LPNP、VNPN） CMOS工艺下可以做双极晶体管，但是集电极要受到限制（必须接至VDD或VSS），以N阱工艺为例说明其VPNP,VNPN如何形成。如图（1.1-6），VPNP即衬底PNP的发射极是与源漏扩散同时形成的，基极是与阱同时形成的，P-衬底是集电极，P-衬底接最负电位，所以基极与集电极形成反向PN结。其晶体管的作用发生在纵向，所以也叫纵向PNP。因基区是阱，所以基区电阻较大。在基本N阱CMOS工艺的基础上再加一道工序，即在源漏扩散前加一掺杂的P型扩散层BP，就可以制作纵向NPN管，即VNPN。如图（1.1-7）。而CMOS工艺下的LPNP存在两个寄生PNP管，通常短接两端应用于ESD保护。如图（1.1-8）。 图（1.1-6） 图（1.1-7） 图（1.1-8）左边为版图，右边为其剖面图3.二极管（psub-nwell、sp-nwell） CMOS N阱工艺中二极管结构有两种，一是psub-nwell，另一个是sp-nwell，其中SP即P重掺杂，在源漏扩散时形成。SP/NWELL 二极管存在寄生PNP三极管和较大的串联电阻。 1.2 无源器件 1.CAP CMOS工艺中除了，MOS电容外，可与之兼容的还有BN电容和双POLY电容。下面分别介绍其结构和特性。 （1）MOS电容 也叫感应沟道的单层多晶硅MOS电容器，此电容器结构如图（1.2-1），它是以栅氧化层作为介质，多晶硅为上极板，衬底为下极板。 图（1.2-1） （2）BN电容 这是一种以多晶硅作为上极板，栅氧化层为介质，BN层为下极板的电容器。其中BN层是与源漏掺杂差不多的一种重掺杂。从工艺来看，源漏的扩散是在多晶硅淀积和定域之后做的，所以要在此时为电容做重掺杂是不可能的，必须在淀积多晶硅之前加一道工序作为下极板。在自厂CMOS工艺的标准层中，BN为第五层，POLY为第七层。在CMOS N阱工艺中BN电容经常做在NWELL里，NWELL可以在这里起抗压和隔离噪声的作用。此种电容约为0.350.5fF/um2。其版图和剖面图如图（1.2-2） 图（1.2-2） 图（1.2-3） （3）双POLY电容 双POLY电容由两个导电层（金属或多晶硅）构成，中间用二氧化硅隔开。通常是多晶硅二氧化硅多晶硅结构。如图（1.2-3）所示。做这种电容需要两次多晶硅工艺，比单层多晶硅要多几道工序。双POLY电容是做在场氧化层上，电容的上下极通过场氧化层与其他器件及衬底隔开，是个寄生参量很小的固定电容。只要能精确控制所生长的氧化层介质的质量和厚度，就可以得到精确的电容值。其单位电容的典型值为0.30.4fF/um2。此数值较小是因为其二氧化硅的厚度比栅氧化层的厚度要大些。以上介绍的这些电容都存在不可避免的寄生电容，如双POLY电容的上极板与上层的互连线，下极板与衬底。而这些寄生电容通常与电容自身的大小，版图形状，工艺参数有关。可以通过版图设计，工艺控制尽可能减小。2.电阻在能与CMOS工艺兼容的电阻通常有四种：扩散电阻、多晶硅电阻、阱电阻、夹断电阻。下面分别介绍：（1）扩散电阻 扩散电阻是在源漏扩散时形成，有N+扩散和P扩散电阻。在CMOS工艺下，N+扩散电阻是做在PSUB上，P扩散是在N阱里，如图（1.2-4）。这类电阻器的阻值估算为 RRSL/WRS为薄层电阻，L,W分别为电阻器的宽度和长度。实际的电阻的版图形状根据电阻的大小，设计会有不同，所以计算方法也比较复杂，例如做大电阻时有拐角，那拐角处的电阻必须乘以拐角修正因子（k0.5）。RS的阻值范围为10100欧/方。N+扩散电阻的RS值通常小于P扩散电阻，以自厂为例，N+扩散电阻的RS为50欧，P+扩散电阻的RS为100欧。方块值越大，其温度系数越大；其特征尺寸越小，浓度越高。 图（1.2-4） （2）多晶硅电阻 多晶硅电阻结构较简单如图（1.2-5）所示，左边是以POLY1做电阻时的版图与剖面图，右边是POLY2做电阻时的版图与剖面图，POLY2电阻在端头处多加了N+注入，是为了降低端头接触电阻。但是如果要求电阻精确匹配的话，最好整个电阻区域都覆盖N。（模拟版图的艺术P178）。POLY电阻要做在场氧上，不仅可以减小电阻与衬底间的寄生电容，也可以确保电阻值不会因为薄氧的台阶而引起不可预料的变化。其薄层电阻通常在30200欧/方范围内，做低阻时2550欧/方。由于电路设计的需要，还经常通过工艺掺杂手段的不同来调整出不同薄层电阻值的多晶硅电阻。例如，用扩散掺杂法制作的这类电阻精度就不高，主要用来作存储器单元的负载电阻，它要求高阻值的同时可放松对精度的要求。而用离子注入法掺杂工艺时，电阻的精度较高。 图（1.2-5）左边为poly1电阻，右边为POLY2电阻 如果在做源漏注入时把多晶硅电阻挡住，那么它的薄层电阻值将增加2-3倍。如图（1.2-6），在注入时加一个HR的掩模板，板电阻体的部分挡住，只在端头的地方留出，以便注入来减少欧姆接触电阻。多晶硅做高阻时需要注意，当其方块值越大时，精度就越差，温度系数也越大，4K以上电阻不能用多晶硅做。另外多晶硅电阻有一个优点，就是可以用电流会激光的方法烧断或连接来修调电阻值。 图（1.2-6）POLY1做高阻时，加HR层，剖面图POLY两端浓度高于电阻体 （3）阱电阻 阱电阻就是一N阱条（或P阱条），两头进行N+（P+）扩散以进行接触。如图（1.2-7）其薄层电阻值在1K-10K欧/方，属高阻。其电压系数和温度系数大，受光照辐射影响也大，但匹配性好，通常可用在精度要求不高的地方，如上拉电阻或保护电阻。 图（1.2-7）（4）夹断电阻 在CMOS中，夹断电阻可以简单的看成阱电阻的一种变形，它是在阱电阻上覆盖一层N（对P阱电阻）或P（对N阱电阻）,P+可以与衬底接至最低电位（类似与场效应管结构），也可以不接。如果如图(1.2-8)