笔记本的发展历史.doc

笔记本的发展历史： 1982 11月 COMPAG 推出第一台IBM兼容/手提式计算机 重28磅 4.77MHZ的 inter8088处理器 128RAM 320KB软盘驱动器 9英寸黑白显示器 1985 年TOSHIBA 推出第一台商用笔记本 T1000 使用 8086CPU的笔记本1986年 IBM退出了 第一台 公文包大小 LAPTOP笔记本1991年 IBM推出带无线功能的笔记本1992年386进入市场 1993年486SX和486DX进入市场 之后又486DX2 主频 50MHZ 486DX4 75MHZ1994年IBM推出带CD-ROM的笔记本 THINK PAD 755CD 光驱开始流行1998年 P2问世 CPU 最高300MHZ 440BX芯片组 内部电压1.7V 外部电压1.8v 硬盘最高8G2000年 P3问世 CPU 600MHZ 256KB二级缓存2001年 INTER 发布了P3-M 笔记本专用CPU 主频达到1.2GHZ 512KB二级缓存 2002年 P4-M产生 硬盘达到40G2003年推出迅驰移动技术 及迅驰1 855芯片组 INTER PRO /WIRELESS 2100无线接入2004年推出迅驰2 处理器DOTHAN CPU 引脚定义： A31:3# I/O 双向地址总线 存储器寻址空间 2的32方 次 字节A20M# 建立A20M输入 为CPU在查找内部高速缓存或驱动总线上的存储周期之前 先屏蔽第20位 物理地址位 A20ADS# I/O 允许地址信号 地址选通器ADSTB1:0 是A31:3#和REQ4:0上升沿和下降沿 锁存信号 REQ4:0# A16:3# 时为低电平 ADSTB0# A35:173# 时 为高电平 ADSTB1#BCLK 总线时钟 决定FSB的频率 所有与FSB连接的部件必须接到BCLE 信号来驱动其输出和锁存其输入，BPRI# 总线优先权请求 可以检测和驱动所有的FSBBRO# 处理器要求总线BPM2:0# BMP3 后者是中断点和性能监控器信号 从CPU输出 说明中断状态D63:0# 64条数据线 由DRDY#显示数据传送的有效性 64条数据线在一个普通时钟周期内被驱动4次DBSY# :I/O 数据总线忙信号 标明数据总线正在使用中DBY# 数据总线复位信号 一般不用 DRDY # 出现在每一次数据传送中 INIT# 初始化输入引脚 INIT后的状态与RESERT后相同 若INIT 在RESET 从高电平转换成低电平时取样为高电平 CPU将进行自检PG 输入 CPU请求PG信号 说明时钟和电源信号稳定 PG保持低电平 如果时钟和电源不稳定PG信号将跳变到高电平REQ4:0 I/O 请求命令 其与 ADSTB0#信号同步RESET# 输入信号 当RESET 无效时其内部告诉缓存无效SMI# 系统管理中断信号 接收到这个信号 CPU保持当前状态 进入系统管理模式 SMI 应答信号发出后 CPU从SMM管理系统开始执行程序STPCLK I 停止时钟TCK I 测试时钟 为CPU测试总线提供时钟信号THERMDA 热敏二极管阳极 THERMDC 热敏二极管阴极THERMTRIP# 过热保护 超过125摄氏度时停止处理器 并告诉系统TRDY# I 标明目标准备好接受一个写或回写数据传送TRST# I 测试复位信号 在加电RESET期间 信号保持低电平VCCSENSE O 连接到处理器核心高电平的单独的低阻抗 被用来感觉和测量硅附近很小的噪音VID【5:0】 O 用于CPU输出到电源控制来选择CPU的核心电压VSSSENSE O 连接到处理器核心地信号的单独的低阻抗 用来测量硅附近很小的噪音 BIOSROM (Read Only Memory )只读存储器 永久半永久的保存数据 非易失性存储器PROM (programmable rom )可编程 存储器 EPROM 可擦出可编程存储器 用紫外线擦除EEPROM 电可擦除可编程ROM 它分三类 1 INTERDE 28系列小于1MB的芯片和WINBOND 的29E系列芯片为代表的分块式的EEPROM 2 INTER 大于1MB的28 系列芯片 3 单电压的EEPROM芯片 即快闪 FLASH ROM 其存储容量大于EPROM 约为 512KB-8MB 其封装方式两种 即 DIP 长条 两面引脚的 和PLCC封装 四面引脚 有插槽 插在主板上的 BIOS工作过程 BIOS芯片引脚按功能可分为四大部分 ： 电源 地址信号 数据信号 控制信号 其中的地址信号 数据信号 控制信号分别与主板的地址 数据 控制总线相连 在控制信号中 WE#和OE#信号时控制芯片写入、输出数据的使能端 CE#为芯片的片选信号 当处理器需要对该芯片进行读写操作时 首先必须选中 该芯片 即在CE#信号端送出低电平 然后再根据是读指令还是写指令 将相应的OE#信号 或WE#信号 拉至低电平 同时处理器要通过地址线送出待读取或写入芯片制定存储单元的地址 吧该存储单元中的数据或数据线上的数据写入到指定的存储 完成一次读写操作A0：17 18位地址线 I/O:7 8位输入、输出数据线WE# 写允许信号 低电平有效OE# 读使能信号 低电平有效CE# 片选信号 低电平有效VCC 芯片5V供电电压VPP BIOS 编程电压 一般为12V RTC时钟计算机时钟有三个 即操作系统时钟 BIOS时钟 和硬件实时时钟 RTC RTC时钟向BIOS时钟提供日期和时间BIOS时钟向操作系统时钟提供日期和时间 GMCH主要信号引脚ADS# I/O ADDRESS STROBE 地址锁存信号 GMCH芯片通过这个信号监视循环和打断数据传输BNR# I/O BLOCK NEXT REQUEST 次级申请阻止 当一个新的申请信号发出时此信号可以阻止申请总线信号的其他申请信号 可以灵活控制CPU总线引脚BPRI# O 总线优先权申请BREQ0# I/O 总线申请0 CPUREST# O 处理器复位DBSY# I/O DATA BUS BUSY 数据总线繁忙信号DEFER# O DEFER 延迟DPSLP# I DEEP SLEEP 深度待机 此信号由ICH芯片驱动 为CPU提供C3或C4状态的控制DRDY# I/O 数据准备完成 数据在传输之前 准备完成后产生此信号HA31:3# I/O HOST ADDRESS BUS 主机地址纵向线 此信号与CPU的地址总线相连 HADSTB1:0# HOST ADDRESS STROBE 主地址锁存信号HD63:0# 主机数据总线HDSTBP3:0# HDSTBN3:0 # I/O 差分主机数据选通信号HIT# I/O hit 告诉缓存保持不变的请求总线HITM# I/O 告诉缓存保持变更的请求总线HREQ# I/O 主机申请指挥信号 给每个信号定义HTRDY# O 主机目标准备完成 此信号表示处理器处理的目标能进入数据传送阶段 DDR SDRAM 接口 SCS3:0# O CHIP SELECT 片选信号 此引脚可以选择特定的DDR SDRAM 内存 SMA12:0 O 多路传输存储器地址 这些信号用来为DDR SDRAM 内存提供多路传输的行、列地址 SBA1：0 O 存储层选择 此信号定义每个内存中 哪些层被选择 SRAS# O DDR行地址锁存 SCAS# O DDR 列地址锁存 SWE# O WRITE ENABLE 写入允许同 SCAS#和SRAS# 配合使用 SDQ71:0 I/O 数据线 用于同内存数据线连接SDQS8:0 I/O 数据选通信号 SCKE3:0 O CLOCK ENABLE 时钟允许 这个引脚向 内存发送刷新或电源中断指令RCVENOUT# Reserved output 应答输出RCVENIN# RESERVED INPUT 应答输入AGP 接口GST2:0 O status 状态 向AGP 提供状态信号 来控制AGP 工作在什么工作状态下 共 8种工作状态GADSTB 【0】 I/O 地址或数据选通信号 0GADSTB#0 I/O 反向地址或数据选通信号GADSTB 1GADSTB#1GSBSTB I 带通信号 GSBSTB# I 反向带通信号 GFRAME# I/O 帧信号 当GMCH 芯片对AGP接口进行控制的时候 这个信号作为输出使用 当GMCH 芯片作为AGP 接口的输出目标的时候这个信号作为输入使用GDEVSEL# I/O 装置选择当这个信号有效的时候表示对 AGP设备进行地址译码GSTOP# I/O 停止信号 GREQ# I 通讯申请信号 GGNT# O 同意信号 GAD3