数字钟的设计.doc

江西机电职业技术学院课程设计报告题 目 : 数字钟的设计学 年 : 11/12学年 专 业 : 电子技术应用班 级 : 10应用电子班学 号 : 19号、10号姓 名 : 胡浩、孔凯强 指导教师 : 樊老师 学 科 : EDA应用技术时 间 : 2012/5/7 2012/5/11目录一.设计思路 11.1总体结构. . 1二.方案论证与选择.12.1.数字钟方案论证与选择. .1三单元模块设计部分.13.1分频模块设计.2 3.2. 定时闹钟模块的设计. .23.3.显示模块的设计3 3.4 秒分时模块的设计.3 3.4.1. SECOND模块的设计. .33.4.2 MINUTE模块的设计 43.4.3. HOUR模块的设计. .53.5扫描模块的设计 .6 3.6二选一模块的设计 .73.7六选一模块的设计 .73.8各模块的原理图.8四.系统仿真.10 4.1.数字钟图. .10 4.2.数字钟编译引脚图. .10 4.3. 数字钟仿真图11五心得体会.1212EDA数字钟设计一、 设计思路基于VHDL语言，用Top_Down的思想进行设计。1.1 确定总体结构，如图1-1所示。 时间计数显示模块数码管显示六选一模块定时闹钟图1-1二、 方案论证与选择2.1 数字钟方案论证与选择：方案一是用CN6无进位六进制计数器选择数码管的亮灭以及对应的数，循环扫描显示，用SEL61六选一选择器选择给定的信号输出对应的数送到七段码译码器。K4模块进行复位，设置小时和分，输出整点报时信号和时，分，秒信号。作品中选方案二。方案二也采用自顶向下的设计方法，它由分频模块，秒计数模块，分计数模块，小时计数模块，报警模块，二选一模块，校时模块和译码模块八部分组成。两者设计方式，功能实现方面都差不多，作品中选择的是方案二。三、单元模块设计部分单元模块设计部分分五个部分，介绍数字钟分频模块，定时闹钟模块，显示模块，秒分时模块，扫描模块，二选一模块。3.1 分频模块的设计此模块是以原理图输入。如图1-2。3.2定时闹钟模块设计library ieee;use ieee.std_logic_1164.all;entity ALERT isport(m1,m0,s1,s0:in std_logic_vector(3 downto 0); clk:in std_logic; q500,qlk:out std_logic);end ALERT;architecture sss_arc of ALERT is begin process(clk) beginif clkevent and clk=1 then /*脉冲为上升沿/ if m1=0101 and m0=1001 and s1=0101 then /*分为59，秒为51、53、55、 if s0=0001 or s0=0011 or s0=0101 or s0=0111 then 57报低频率响声/ q500=1; else q500=0; end if; end if;if m1=0101 and m0=1001 and s1=0101 and s0=1001 thenqlk=1; /当时间的分为59，分为59时报整时/elseqlkqqqqqqqqqq=1101111;end case; end process;end disp_are;3.4.秒分时模块设计 3.4.1.秒模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity SECOND isport(clk,clr:in std_logic; sec1,sec0:out std_logic_vector(3 downto 0); co:out std_logic);end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clr=1 thencnt1:=0000;cnt0:=0000;elsif clkevent and clk=1 thenif cnt1=0101 and cnt0=1000 thenco=1; /当58时，CO为1/cnt0:=1001; elsif cnt01001 then /个位小于9时，个位加一/cnt0:=cnt0+1;elsecnt0:=0000;if cnt10101 then /十位小于5时，十位加一/cnt1:=cnt1+1;elsecnt1:=0000;co=0;end if;end if;end if;sec1=cnt1;sec0=cnt0;end process;end SEC;3.4.2分模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINUTE isport(clk,en:in std_logic; min1,min0:out std_logic_vector(3 downto 0); co:out std_logic);end MINUTE;architecture MIN of MINUTE isbeginprocess(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clkevent and clk=1 thenif en=1 thenif cnt1=0101 and cnt0=1000 thenco=1;cnt0:=1001;elsif cnt01001 thencnt0:=cnt0+1;elsecnt0:=0000;if cnt10101 thencnt1:=cnt1+1;elsecnt1:=0000;co=0;end if;end if;end if;end if;min1=cnt1;min0=cnt0;end process;end MIN;3.4.3时模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity HOUR isport(clk,en:in std_logic; h1,h0:out std_logic_vector(3 downto 0);end HOUR;architecture hour_arc of HOUR isbeginprocess(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clkevent and clk=1 thenif en=1 thenif cnt1=0010 and cnt0=0011 thencnt1:=0000;cnt0:=0000;elsif cnt01001 thencnt0:=cnt0+1;end if;end if;end if;h1=cnt1;h0=cnt0;end process;end hour_arc;3.5扫描模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity SELTIME is port( clk:in std_logic; sec1,sec0,min1,min0,h1,h0:in std_logic_vector(3 downto 0); daout:out std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0);end SELTIME;architecture fun of SELTIME is signal count:std_logic_vector(2 downto 0);begin sel=101) then count=000; else countdaoutdaoutdaoutdaoutdaoutdaoutYYLED6LED6LED6LED6LED6LED6NULL; end case;END PROCESS;END;3.7各模块原理图分频模块此电路是为整个数字钟提供秒脉冲的同时也为闹钟提供不同的脉冲。原理图如下 定时闹钟模块 此模块的原理图如下：秒模块此模块的原理图如下：分模块此模块的原理图如下：时模块 此模块的原理图如下： 扫描模块 此模块的原理图如下： 二选一模块 此模块的原理图如下： 显示模块此模块的原理图如下：六选一模块此模块的原理图如下：四、系统仿真 4.1整体图4.2.数字钟编译引脚图引脚锁定图LED0PIN_963LVTTLRow I/OVREF1B3YesLED1PIN_853LVTTLRow I/ODM1RYesLED2PIN_843LVTTLRow I/OLVDS19p/DQ1R4YesLED3PIN_833LVTTLRow I/OLVDS19n/DQ1R5YesLED4PIN_783LVTTLRow I/OLVDS20p/DQ1R6YesLED5PIN_773LVTTLRow I/OLVDS20n/DQ1R7Yesclk1kPIN_161LVTTLDedicated ClockCLK0/LVDSCLK1pYesclk1HZPIN_933LVTTLDedicated ClockCLK2/LVDSCLK2pYesclrPIN_111LVTTLRow I/OVREF1B1Yesq0PIN_1083LVTTLRow I/OLVDS16pYesq1PIN_1073LVTTLRow I/OLVDS16nYesq2PIN_1063LVTTLRow I/OLVDS17pYesq3PIN_1053LVTTLRow I/OLVDS17nYesq4PIN_1033LVTTLRow I/ODQ1R0Yesq5PIN_993LVTTLRow I/OLVDS18p/DQ1R1Yesq6PIN_983LVTTLRow I/OLVDS18n/DQ1R2YessoundPIN_1292LVTTLColumn I/OLVDS9pYesHPIN_321LVTTLRow I/ODQ1L4YesMPIN_331LVTTLRow I/OLVDS1p/DQ1L5Yes五 、课程设计心得一周的EDA实习结束了，这次的课程设计，以上机操作为主。设计语言主要是采用VHDL语言，EDA中，就是在整个设计流程中各设计环节逐步求精的过程,应用VHDL运行自顶向下的设计，就是使用VHDL模型在所有综合级别上对硬件进行说明、建模和仿真测试。顶层文件采用了原理图的方法设计，使各模块之间的层次关系清晰。所有的模块都是通过不同进制的计数器来实现其主要功能的，各模块之间是通过进位信号连接在一起的。前一级的进位信号作为下一级的计数clk信号，通过层次关系使设计思路清晰一开始由于程序的设计考虑置位调整。没有好的思路