地震采集记录器.doc

.一 新概念地震数据监测节点型装置近年来，随着地震学和地震预报研究以及大震后快速响应等工作的进一步开展，对地震观测工作提出了愈来愈高的要求。使用近代多项高新技术的成果建立了许多不同尺度的地震观测网已是大势所趋。建立自己的全球地震监测系统，为在短时期内掌握大地震前的前震活动情况、快速进行大地震各项参数的速报、快速决策抗震救灾工作、余震监测、震后趋势判断和强余震预报等工作提供了基本数据和资料。新概念地震采集记录器的应运而生.地震采集记录器具有GPS自动座标定位功能，纳秒级时间同步精度，采用高技术指标的24位地质勘探专用模数转换器。具有道数无限制、可以多万道的特点，重量轻、省电，价格低且便捷适用。地震采集记录器当前即是微震监测测技术的重要设备，在矿山、岩石、油气、地热、核废料、边坡、温室气体封存、采空区等工程中得到应用，也是一种新概念地震勘探仪器。随着地震勘探向更困难、更复适杂地区深入，特别是在从平地勘探到山地勘探的过渡过程中，常规的线束状施工给野外地震队的施工带来很大的约束，如检波器点的选择和激发点的选择，数传电缆的放置等。在地表恶劣的工区，现有的无线仪器由于山体的阻挡，都无法满足上万道的接收和几百次的覆盖的要求。但是，现已证实在我国的很多山区（前陆盆地）有着丰富的油气资源，急需勘探，但长期以来凭借现有的勘探装备很难获得高信噪比的剖面，并在一定的程度上阻碍向山地找油找气的步伐。而地震采集记录器无需电缆，无需电台，轻便宜用能够为山地和地表复杂工区的施工提供便捷。二 地震采集记录器设计思想与工作原理地震采集记录器内采用ARM9做为主控制器，与内存、网络、FLASH等集成在一块小电路板上，再通过接口控制整个采集站，包括采集存储地震数据，监视外部排列状态和内部工作状态。采集站在硬件电路设计上是通过以下步骤实现的：2.1 高精度采集器设计思想高精度授时地震数据采集器是采集站的核心功能部件，在电路上是很复杂的。为了适应野外工作环境，又希望整机的体积尽可能小，因此对电路板设计和制作工艺要求都比较高。此外，为确保采集器性能、指标达到设计要求，有较高的质量水平、选用高灵敏度、低噪声、低功耗的国外进口元器件。另外数据时要求采集频率高，最高0.25ms采样，采集周期长，连续采集设计为168小时，为适应野外数据采集需要，要求采集器满足稳定性好、功耗低、体积小、存储容量大、精度高。基于以上原则，数据采集器的设计中采用了一系列高新技术：（1）采用嵌入式控制器ARM- AT91RM9200，该机与常用的微计算机相比具有体积小、功耗低、工作可靠性高、功能强大等特点；（2）采用.CS5372/5376组件组成24位模数转换器，动态范围大（最高可达120dB），可选，且该组件检测能力强适合地震数据的采集。 （3）采用ACTEL AGN250V5 FPGA，用于地址锁存、选通、数据串并格式转换、计数、分频、逻辑控制等，从而使仪器小型化、轻便化，便于保存，便于升级；（4）采用FIFO缓存器及闪存电子盘，保证了数据记录的准确性和真实性。2.2数据采集器电路单元构成数据采集器电路单元有前放与模数转换单元、时钟与数字单元、标定信号与ARM控制器等功能单元组成，设计成一块多层电路板，无线/有线网络交换机、触发电路、电源等功能设计为另一块多层电路板，并考虑采集器整体结构优化和可靠性设计，经过高低温试验和野外实际应用试验结论（根据电路元器件温度指标），采用FLASH存储的采集器正常工作环境温度范围为-40C+70C；2.3电路单元功能及设计原理采集器电路设计按功能单元区分，制成三块多层单元板；ARM嵌入式主板、前放与模数转换单元、时钟与数字与电源单元。 嵌入式工控机选用的型号是ARM9，其中CPU为低功耗的ATRM91RM9200芯片，主频180M，总线结构，选配.32M内存。数据存贮器选用内置式闪存电子U盘。前放与模数转换单元有.四道信号通道，包括四道可编程增益前放和- A/D数字调制器。数字与时钟单元.该单元电路主要是由FIFO缓存器和逻辑电路组成，其作用是对A/D转换后的数据提供先进先出缓存，而后记录到电子闪存U盘内。逻辑电路为整机提供控制逻辑。电路设计采用大规模的可编程门阵列。该单元还包括为一个高精度的GPS授时时钟发生器，为整机控制和- A/D转换器提供标准时钟。高精度内部信号源产生畸变指标达百万分之五级的、各种频率幅度的正弦波、方波。电源采用高效率LM1755芯片产生+3.3V和2.5V模拟电源。 三 前放与模数转换单元31地震勘探套片的原理特性目前市场上常见的工业级24位S-D模数转换器主要有TI公司 ADS1280和AD1282和美国Cirrus Logic公司的差分放大芯片CS3301、24位S-D调制器CS5372和数字滤波芯片CS5376一组地震勘探套片，具备高精度和高集成度的地震信号采集功能。美国Cirrus Logic公司将差分放大芯片CS3301、24位S-D调制器CS5372和数字滤波芯片CS5376结合成一组地震勘探套片，具备高精度和高集成度的地震信号采集功能 311 -A/D调制器CS5372结构及工作原理CS5372是双通道的4阶-调制器，其结构框图如图所示。从图中可以看出，该调制器采用的就是.高阶-调制器的结构。 CS5372中4阶S-D调制器结构图调制器由4个积分器组成反馈求和电路，将求和结果传给量化器，经过量化器转换后，生成串行1位数据分成两路：一路通过MDATA管脚传给后续滤波电路，另一路经D/A转换后送回输入端，使电路成为为负反馈闭环系统。在信号调制的过程中，振荡检测单元随时监视有无异常情况发生。一旦出现自激现象,则电路自动执行环路切换，将四阶环路降为一阶环路，以恢复系统的稳定状态，同时发出将调制错误标志信号MFLAG拉高，通知CS5376A。CS5372的工作时钟MCLK由外界输入，一般为2.048MHz或1.024MHz，因为其采用的是4阶-调制器，把模拟信号转换为数字信号需要4个时钟周期进行积分运算，故通过MDATA管脚输出位流的速率为512K或216K。这些数字位流进入CS5376A后，由其进行数字抽取滤波，得到24位的数据。CS5372的这种结构特点，使其具有较高的动态范围（超过120dB），极低的谐波失真（小于-118dB），性能极高，非常适合地震探勘领域14。 312 数字抽取滤波器CS5376A的结构及工作原理CS5376A是一款低功耗、多通道、系数可编程的数字抽取滤波器，能够对4通道的经过-调制后的数据位流进行有效滤波。CS5376A的结构图如图2.9所示。从图中可以看出，CS5376A主要包括以下几个模块：1） 抽取和滤波模块：内含SINC，FIR，IIR三级滤波器，用于将1位数字位流信号转换成24数据；2） 串行外设接口（SPI接口）：用于和外部的控制器通信；3） 高速串行数据输出口（SD接口）：用于输出滤波后的数据；4） 时钟同步模块：产生时钟信号MCLK和MSYNC信号，同步外部芯片工作；5） DAC位流发生器：提供数字位流给-D/A转换器，由其产生高精度的模拟信号，作为测试仪器和检波器性能需要激励信号；6） 时间戳控制器：产生时间标记，用于数据采集网络的时间同步。 CS5376结构框图CS5376A的核心功能是对调制器产生的数字位流进行抽取滤波，将1位信号转换成24数据，抽取的因子非常大，单级抽取滤波无法实现。因此其滤波模块分成3级滤波单元：第一级为3级SINC滤波器组成的滤波器链，抽取率为264000；第二级为FIR1和FIR2两级滤波器，抽取率分别为4和2；第三级为IIR1和IIR2两级滤波器，不进行抽取。其滤波器的结构如图所示。 CS5376A滤波器结构图CS5376A第一级SINC滤波器的主要作用是衰减通带外的信号，同时将采样率为512KHz的1位S-D数据位流转换成较低低频率的24位数据。SINC滤波器也称为梳状滤波器，其传输函数为：式中K为梳状滤波器的阶数，N为滤波器的节数，决定了滤波器的抽取率。梳状滤波器是结构简单，具有良好的线性相位的低通滤波器，可以由积分器和微分器组成，不需要乘法运算，滤波速度非常快，适用于抽取率较高前级滤波。因此，CS5376A第一级滤波采用SINC滤波，实现抽样率的大幅下降。第一节的SINC滤波器包含有3个级联滤波器，分别为SINC1、SINC2和SINC3，其组成见图所示。SINC滤波器结构图 对于K 阶的调制器，其后的梳状滤波器至少为K + 1 阶，否则量化噪声将泄漏到滤波器的通带之中，故SINC1是由一单节5阶抽取率为8的SINC滤波器组成，将输入的512kHz的1位S-D数据流抽取变为64kHz数据。SINC2滤波器是由4个抽取率为2的SINC滤波器构成的多级抽取滤波器。SINC3滤波器是由6个抽取率分别为2、3和5的SINC滤波器构成。通过配置CS5376A的寄存器，让信号通过不同的SINC滤波器的节数，实现不同的采样率。CS5376A的FIR滤波器是由两级FIR1和FIR2滤波器构成，用以补偿信号经过SINC滤波器后的衰减并同时滤掉通带以外的噪声信号。FIR1和FIR2滤波器可分别选用线性相位滤波或最小相位滤波。FIR1滤波器具有48个滤波器系数，抽取率为4；FIR2滤波器具有126个滤波器系数，抽取率为2；同时，FIR1与FIR2滤波器可分别存储255个用户自行设定的滤波器系数，以满足不同的要求。CS5376A的IIR滤波器分别由IIR1和IIR2两级IIR滤波器组成，用来滤掉极低频分量和直流分量。CS5376A滤波模块的设计结构，给用户提供了灵活多变的滤波器选择和采样率选择，滤波效果明显，极大抑制噪声信号的干扰。通过和CS5372一起配套使用，为高精度地震数据采集单元的设计提供了较好的解决方案1516。地震勘探套片中还包括运算放大芯片CS3301和D/A转换芯片CS4373A，是采集单元的重要组成部分，下面也对它们进行简要介绍。 313 增益可编程运算放大器CS3301地震勘探信号的特点是地表信号的能量强，最早被数据采集单元接收到，其幅值接近仪器的量程，不需要放大。随后能量较弱的深层信号才被数据采集单元接收到。然而，由于其电压信号比较微弱，若不对其增益进行放大，数据采集单元就会在非满量程情况下记录信号。此时数据采集单元24位的分辨率得不到充分的利用，其瞬时动态范围将低于120dB，无法满足高分辨率地震勘探的要求。故数据采集单元的前置电路必须使用增益可编程的运算放大器。CS3301是一款高精度的前置差分放大器，具有噪声低、总谐波失真小、增益可编程等特点，适用于微弱信号检测领域17。其内部结构图如图所示。图 CS3301结构图INA和INB为CS3301的两路差分信号输入通道，通过设置MUX0和MUX1开关管脚实现输入信号通道的选择。其放大增益通过设置GAIN2:0来加以选择。这些管脚的设置方法和对应关系表3.1、表3.2所示。表3.1 CS3301输入通道选择表输入选择MUX1MUX0800内阻00INA输入10INB输入01INA+INB输入11表3.2 CS3301放大增益选择表增益选择GAIN2GAIN1GAIN0x1000x4010X16100X64110314 高性能D/A转换器CS4373A 套片中的CS4373A是一款高性能、差分输出的D/A转换器，通过将CS5376A产生的测试位流信号进行D/A转换，产生高精度的模拟信号，用于仪器和检波器性能的测试。其内部结构如图所示。由24位-DAC、衰减器（Attenuator）和时钟发生器组成。图 CS4373A内部结构图CS4373A可以选择DC或者AC输出，有两个差分输出通道OUT和BUF，用于驱动不同的外部负载。OUT输出的信号性能更好，对外部负载敏感，用于仪器通道测试，BUF负载能力强，但是输出的信号性能稍差，一般用于检波器的测试。其输出模式由MODE2:0来选择。为了匹配CS3301的增益，CS4373也提供了相应的衰减器，衰减的幅度通过ATT2:0来选择。.32 硬件结构框图根据采集站的功能需求，采集板的任务分成数据采集和性能测试两大部分。数据采集部分主要由地震勘探套片CS3301，CS5372，CS5376和其辅助元件构成，性能测试部分主要由地震勘探套片CS4373，CS5376和相关测试电路构成。数据采集部分依照地震信号的流向，包括了前置运放模块、调制模块和数字滤波模块；性能测试部分在采集部分的基础上，增加了测试信号发生模块和模拟电子开关模块。如图3-2-1所示：图 3-2-1采集硬件结构框图采集工作原理前置运放模块前置运放是微弱信号检测系统中的一个关键环节，它必须具有优越的噪声特性和极小的总谐波失真率的特点。运算放大器CS3301 恰恰具有很好的噪声性能和极小的总谐波失真率的优点，正好适用于微弱信号检测领域。运算放大器CS3301 是增益可编程的差分输入差分输出高精度运算放大器，专用于地震检波器的信号放大。它的主要特性如下：1) 输入信号带宽：DC 到2kHz2) 可编程增益：1、2、4、8、16、32、64；（对应于0dB-1,12 dB-4，24dB-16, 32dB-64）,即只需要改变GAIN0、GAIN1、GAIN2即可实现增益的改变3) 差分输入差分输出：MUX0 、MUX1 可设定输入通道；4) 噪声性能： 0.20mVp-p 在0.1Hz 到10Hz 之间， 8.5nV Hz从0.1Hz 到2kHz；5) 极小的总谐波失真：典型为-118dB THD（0.000126%），最大为-112dB THD（0.000251%）；6) 低功耗：NORMAL模式下为5.5mA，LPWR模式下为：3.5mA，PWDN模式下为：0.001mA。7) 较高的差模和共模输入阻抗：差模输入阻抗为，共模为18) 良好的适应工作环境的能力：可以在-40-80环境下工作9) 封装：24引脚SSOP;无铅装配 调制模块调制模块电路部分采用CS5372AD芯片。每片有两个通道，故把两片芯片合起来使用就可形成4个采集通道。具体特性如下：1) 4阶Delta-Sigma调制器和时钟抖动容差结构 2) 输入电压范围5 Vp-p 差分 3) 高动态范围(性噪比) ：411赫兹带宽下124dB；822赫兹带宽下121dB;4) 低的总谐波失真：典型状态下-118dB，最大-112dB5) 多通道系统支持： 4通道系统6) 单相或双相电源配置:VA+ = 5V; VA- = 0V; VD = 3.3V 至 5V ；VA+ = 2.5V; VA- = -2.5V; VD = 3.3V 7) 低功耗：普通模式: 每通道25毫瓦；低功率模式: 每通道15毫瓦8) 封装：24引脚SSOP;无铅装配数字滤波模块滤波电路的核心芯片是一块数字滤波芯片，采用CS5376A芯片，可以由微处理器对其进行控制，控制其工作方式。该芯片主要是和CS5372调制芯片配合使用，将调制芯片CS5372调制后的数据位流进行抽取并滤波，同时将滤波后的数据存到其FIFO中，当FIFO满之后，发出SDRDY信号通知FPGA开始进行数据传输。当需要对采集板进行自检时，CS5376产生测试位流信号TBSDATA，将其输入到CS4373中，CS4373产生测试信号，输入到运放模块。这样就可以对整个采集板进行测试。CS5376A片内增益可调特性可以对系统各通道的增益系数进行修正：将某一道数据作为标准，另外其他通道的增益修正系数可以编程写入每个CS5376A 的内部寄存器中，这样就减小了各采集通道的不一致性。其主要特性如下：1) 1-4通道的同步数字滤波；FIR和IIR滤波方式集成在同一芯片上，FIR下，可实现线性或者最小相位两种滤波方式2) 输出速率在1SPS4KSPS之间可调3) 可对数字增益和偏移进行修正4) DAC检测位流输出发生器：可输出正弦信号或脉冲信号5) 封装：64引脚QFPP;无铅装配测试信号输出模块测试信号输出模块的基本原理是产生已知频率幅度的确定信号(通常是正弦和脉冲)代替检波器输入用来测试整个采集电路的各项特性和指标。由于设计中采用的ADC精度为24位，所以用于产生测试信号的DAC精度必须和24位相当或优于24位，系统设计中采用CS4373接收CS5376A 内部产生的数字位流进行数据转换用于自检测试。CS4373是采用解调技术的转换器，可以产生24位精度的DAC模拟输出，通过对CS5376A内部的输出数字位流进行配置，可以得到低达10 Hz的正弦信号和脉宽可调的脉冲信号进行自检测试。其主要性能如下： 1) 输入的数字信号由CS5376A芯片提供2) 输出的差分模拟信号可选择，既可输出作采集通道检测的精密信号，又可输出带缓冲的用于传感器检测的信号3) 多样的AC和DC操作模式：输出信号的带宽为交流信号的最大幅值（差分）为 5 VPP，输出的直流信号的最大幅值为+2.5V4) 信号源失真度为-116 dB THD，最大为-112 dB5) 功耗低：交流模式为40 mW，直流模式为20 mW，待机模式为 1 mW6) 电源供电： VA+ = +2.5 V;VA- = -2.5 V; VD = +3.3 V7) 工作环境为-40-808) 封装：28引脚SSOP;无铅装配9)它是由24位的DA转换器，衰减器，时钟发生器三部分组成。数字滤波芯片提供其工作时钟（MCLK），系统同步时钟（MSYNC）和数据位流。系统同步时钟控制转换的起始时间，当MSYNC输入一个正脉冲后，在工作时钟（MCLK）的第二个下降沿，CS4373开始接收从TDATA输入的数据位流（来自CS5376的TBSDATA），24位数据流全部输送完毕需要8个时钟周期。经过24位转换后，输出模拟信号。它有两种输出形式，即OUT和BUF。OUT用来模拟高阻抗的负载输出信号，BUF（缓冲）用来检测低阻抗的负载，即模拟检波器的输出信号。其输出模式由MODE（0，1，2）三个管脚来控制，ATT（0，1，2）用来控制滤波器产生数据位流的信号的衰减，可以衰减的幅度为（1，1/2，1/4，1/8，1/16，1/32，1/64）。它的工作方式有以下几种：（1）待机模式，在自检测完之后一般选择该模式，以节省电源消耗；（2）AC信号检测模式，通过把数字滤波芯片输入的数据位流转化成交流信号（共模或者差模），输出幅度可以调节的正弦信号或脉冲信号，通过给滤波芯片的寄存器TBSGAIN的值来设置信号的种类和幅值和波形；（3）直流信号检测模式，该模式输出直流信号，用来检测采集通道的直流响应特性并进行增益校准。（4）不工作状态，如果整个采集过程不需要自检测，就可以停止MCLK的输入，从而使芯片处于不工作状态。如果需要使该芯片在精确的时间控制方式下工作，以减少控制信号由于先通过数字滤波芯片而产生的延迟，也可以直接由FPGA把控制命令直接输送到CS4373的模式控制管脚。模拟电子开关模块模拟电子开关模块主要包括5块模拟电子开关芯片ADG733，通过模拟电子开关模块来实现不同采集和测试项目所需的模拟电路结构。这五块ADG733中的四块分布在四个采集通道的CS3301芯片之前，另外一块分布在测试信号产生芯片CS4373之后。模拟电子开关芯片ADG733的原理简述如下：ADG733内部有三个单刀双掷的电子开关，包括控制引脚，单端抽头引脚，双端抽头引脚。引脚的定义列表如下：表 3.3 电子开关ADG733引脚定义引脚描述符号引脚号电子开关1控制A011单端抽头D114双端抽头S1A，S1B12，13电子开关2控制A110单端抽头D215双端抽头S2A，S2B2，1电子开关3控制A29单端抽头D34双端抽头S3A，S3B5，3电子开关控制的逻辑为：控制引脚为高电平时，双端抽头的B端和D端导通；控制引脚为低电平时，双端抽头的A端和D端导通。此外，该芯片还需要VSS，VDD和GND等电源引脚支持和使能端EN的支持。对电源的要求不高，1.8V到5.5V都可以，3V最理想。使能端EN接地则电子开关有效，接地电阻为10K；使能端EN置高则电子开关无效。本模块设计中3301之前的电子开关都是有效的，而4373之后的电子开关使能状态可以根据主控命令调节。在本模块的设计中，通过4个检波器通道开关命令SeisSW0、SeisSW1、SeisSW2、SeisSW3和一个测试模式命令TMODE2控制4个CS3301之前的模拟电子开关状态。SeisSW开关命令由FPGA产生给到ADG733，SeisSW置高则该通道检测连接到检波器，不同的通道用不同的SeisSW，在进行串音测试时，需要用到不同通道不同SeisSW配置的设置。采集板的数据流和控制流进行地震信号采集时的数据流，进行测试采集时的数据流如图所示。 地震信号采集数据流 测试采集数据流采集板各模块主要由FPGA进行控制，包括控制CS5376的工作方式，运放CS3301的增益，运放的开关，CS4373的衰减量和工作方式以及电子开关等。其控制流如图所示图 采集板控制流数据结构与流量分析定义CDataSet的结构类型，用来存放CS5376传送的数据。typedef structalt_u32 c0;alt_u32 c1;alt_u32 c2;alt_u32 c3; CDataSet;因为CS5376每次输出到FPGA中的数据流都是128位，包含了4个通道的数据，每个通道的数据为1个字，其中前8位是通道的状态，后24位是有效的数字。所以在结构中用了4个32位的变量，用来存放4个通道的数据。每个结构变量存放一次传输的数据，根据所需要的数据采集的长度，定义一个数组，数组长度对应数据采集的长度，数组的元素就是CDataSet类型的变量。如果采集板主控每次要求采集16个采样周期的数据并外送，除去在主控去掉的表示通道状态的一个字（8Bits），则送出的有效数据量是16（采样周期）*4（通道）*3（Byte）*8(Bit)=1536Bits.时钟系统数字滤波模块CS5376的PIN58需要接一个32.768MHz的外部时钟，该时钟用来产生内置数字滤波器的时钟和外部的调制时钟MCLK，这个时钟MCLK是CS3301、CS5372和CS4373的工作时钟，通常的频率为1.024MHz或2.048MHz，正常工作时为2.048MHz。为了保证地震信号采集网络的同步，外接的时钟由基于锁相环的有源晶振产生，以保证在传输的过程中相位保持不变。锁相环的设计使用相位检测结构输出32.768MHz时钟。.在本模块中还有一个额外的时钟关系，如果模块的电源（常常是负模拟电源）是由DC/DC模块转换或其他经过开关电容的方式转换而来的，则需要通过给电源模块一个和MCLK同步的转换驱动信号来消除开关电源的纹波。在电路实现上可以通过锁相倍频芯片从MCLK分频得到。同步关系本模块的同步关系有两个层次，一个是同一个采集板上的四个通道之间采样脉冲上升沿的同步，这个同步的量级是纳秒的，通过地震套片内部的同步机理保证；另一个是不同采集板上的通道之间采得数据样点的同步关系，这个同步的量级是百毫秒级的，最小是一个采样时间间隔，如250毫秒，这个同步需要通过采集系统的同步设计来保证。地震套片的同步采用MSYNC给cs5372作为采样的同步，一个称为TSYNC控制5376内部测试数据流。3个同步信号中只有MSYNC是输出给其他套片用的。图地震套片的同步机理不同采集板上通道间的同步关心的问题是确定相同时刻的采样点，这个时刻的概念误差范围容许为正负半个采样时间间隔。.复位电路地震套片从断电模式恢复到正常工作模式需要一个复位过程，复位过程包括一个自检过程，这个自检过程需要60毫秒，自检结果将会送到5376的SELFTEST寄存器中。在复位结束后还需要至少10毫秒让系统稳定系统中断系统中断描述： CS5376与采集站主控数据传输示意图CS5376与采集站的主控单元的数据传输采用中断的机制实现的。当收到采集信号后，主控单元给CS5376发出开始滤波的命令，同时根据输出字率给5376的SDTKI管脚发脉冲信号。5376把滤波后的数据存到其内部128位的FIFO中。当FIFO满128位数据后，在SDTKI的上升沿时刻，5376的SDRDY管脚的输出信号SDRDY变低。采集站的主控单元检测到SDRDY变低后，进入中断，接收5376传输的数据，当接收满128位数据后，5376的SDRDY的信号自动变高，主控退出中断，执行别的任务。电源及功耗采集板由外部输入4V直流电源供电。由于精密采样的需要，在采集板上还要对电源作二次处理，由外部输入的4V直流电源变换出模拟电源八种（+2.5AV, -2.5 AV, +3.3 AV, +VRefA, -VRefA, +VRefB, -VRefB和+TSGV）和数字电源两种（+3.3DV，+3.3DV2）。采集板对电源电压的纹波系数要求很高，入口电压4V的纹波电压控制在10-15mV，转换后模拟电源的纹波控制在0.05mV左右。功耗：所有地震勘探套片都有正常，低功耗和待机三种工作模式，在采集板的设计中我们只用正常和待机两种模式，即如果没有工作任务则采集板断电。正常工作模式下套片和相关芯片的功耗计算如表3.3：表 3.4 正常工作模式下的功耗计算单位功耗(mW)数量器件总功耗(mW)CS330127.5/片4110CS537225/通道4100CS53769/通道500SPS72/通道4000SPS436500SPS2884000SPSCS437339139总计285500SPS5374000SPS热插拔控制本模块的模拟板和数字板之间的连接电缆可以支持热插拔，连接检波器的插座也可以支持热插拔。测试方面的考虑为方便测试和调试，在采集板上设置测试孔。.系统地址空间分配本模块中的5376芯片是一个数字滤波器芯片，模块通过其内置的SPI总线和采集站主控的FPGA进行命令和数据的通讯。需要用到其内部的SPI寄存器和数字滤波器寄存器，各寄存器的使用及定义如表3.5和表3.6所示。表 3.5 CS5376的SPI寄存器寄存器名称寄存器地址类型位数描述SPI1CTRLH 00R/W 8SPI1控制寄存器，高8位SPI1CTRLM 01R/W8SPI1控制寄存器，中8位SPI1CTRLL02R/W8SPI1控制寄存器，低8位SPI1CMDH03R/W8SPI1命令寄存器，高8位SPI1CMDM04R/W8SPI1命令寄存器，中8位SPI1CMDL05R/W8SPI1命令寄存器，低8位SPI1DAT1H06R/W8SPI1数据寄存器1，高8位SPI1DAT1M07R/W8SPI1数据寄存器1，中8位SPI1DAT1L08R/W8SPI1数据寄存器1，低8位SPI1DAT2H 09R/W8SPI1数据寄存器2，高8位SPI1DAT2M0AR/W8SPI1数据寄存器2，中8位SPI1DAT2L0BR/W8SPI1数据寄存器2，低8位表3.6 5376的数字滤波寄存器寄存器名称寄存器地址类型位数描述CONFIG00R/W24硬件配置寄存器RESERVED 010D R/W 24RESERVED 010D R/W 24保留寄存器GPCFG00ER/W24GPIO7：0配置寄存器GPCFG10FR/W24GPIO11：8配置寄存器SPI2CTRL10R/W24SPI2控制寄存器SPI2CMD11R/W16SPI2命令寄存器SPI2DAT12R/W24SPI2数据寄存器RESERVED13-1FR/W24保留寄存器FILTCFG20R/W24数字滤波配置寄存器GAIN121R/W24通道1增益调节寄存器GAIN222R/W24通道2增益调节寄存器GAIN323R/W24通道3增益调节寄存器GAIN424R/W24通道4增益调节寄存器OFFSET125R/W24通道1偏置调节寄存器OFFSET226R/W24通道2偏置调节寄存器OFFSET327R/W24通道3偏置调节寄存器OFFSET428R/W24通道4偏置调节寄存器TIMEBRK29R/W24TB时间延迟寄存器TBSCFG2AR/W24测试位流配置寄存器TBSGAIN2BR/W24测试位流增益寄存器SELFTEST2FR/W24自检结果保存寄存器 PCB设计考虑采集板的模拟板部分包括核心电路部分（3301、5372和4373）、三个接口和一个直插式的精密电源板，尺寸大约为9cm*16cm，数字板部分（5376及周边器件）分布在采集站的主控板上。模拟板制版的主要考虑：1 地线：采集板地线分3种模拟地，数字地和检波器地，检波器地指检波器信号入口的参考地，模拟地和数字地则指采集板上数字电路和模拟电路的地。这些地线在地线层分开布局，单点相连。2 分层：模拟板的制版分成了6层，从顶层到底层分别为：顶层、地层1、数字层、电源层、地层2、底层。顶层和底层的走线以模拟信号为主，地层1和地层2把干扰源数字层和电源层夹在中间。3 并行走线：由于信号以差分方式传输，所以避免在两根信号线之间引入差模干扰非常重要，并行走线是抗差模干扰的重要措施。需要并行走线的线区间有检波器信号输入到3301输入，3301输出到5372输入（4根线），4373输出到3301输入（两对4根线），5372和4373的参考电源。4 接地：高动态范围取决于低噪声，在电路设计时要千方百计地减少在模拟信号周围的噪声。除了所有的电源专门在电源层布线之外，在各芯片引入电源的地方配置电容， 并且让电容就近接地，能把从电源引入的噪声降低到最小。5 关键电容：在模拟信号流程中，关键电容选用COG电容来保证抑制高频噪声。需要用到COG电容的地方有：3301输入端的共模滤波和差模滤波电容、3301输出到5372输入之间、4373的外接电容。.四 ARM-FPGA嵌入式控制单元ARM-FPGA嵌入式控制系统是整个采集站的指挥中心，与DSP通讯，将控制信号发送给DSP系统，从DSP读取各种抽样率的数据；根据采集的功能控制数据采集通道的输入信号，使采集通道能够采集各种需要的信号；控制采集通道的滤波和放大倍数，使信号得到有效放大；与定时与控制逻辑电路（FPGA）通讯，共同完成对采集站各种电路的控制；控制GPS的授时与同步，读取时间和定位数据；按照设置的数据采集时间和模式，将不同抽样率的时间序列数据采集，同时保存在控制系统的存储器中；与PC进行通讯，接收PC来的各种控制命令和编程指令，以完成数据采集工作，将采集的时间序列数据发送到PC中。系统的核心是32位ARM920T核的高速ARM处理器AT91RM9200，AT91RM9200是一款高性能、低功耗、低成本的嵌入式ARM微处理器，作为一款高性价比的ARM处理器，AT91RM9200已被广泛应用于各种工业控制系统中。 适合工业控制的 AT91RM9200微处理器简介 AT91RM9200是基于ARM920T核的高性能、低功耗16/32位RISC（精简指令集计算机）微处理器。其内部集成丰富的外设资源，适用于要求外设资源丰富、功耗低、工作严格稳定的工业控制和野外仪器等方面。 AT91RM9200处理器主要具有如下特点： （1）ATMEL的AT91RM9200微处理器，180MHz工作频率下运行在200MIPS，内嵌16KB数据Cache和16KB指令Cache，以及MMU；。 4MB Flash（2M16位），可完全固化Linux内核； 32MB SDRAM（28M16位）； 64MB NAND Flash，可存储大量数据； 实时时钟（RTC），带后备锂电池； （2）双向、32位外部数据总线支持8位、16位、32位数据宽度读写，支持SDRAM、static Memory、Burst Flash、Compact Flash和NAND Flash，满足采集站对于数据的采集和处理要求。 （3）提供一系列符合工业标准的外设接口，如：USART、SSC、SPI、USB及I2C等。 2个9针D型RS-232C串行接口，对应于Debug UART和 UART0，其中UART0为全功能接口； 1个RS485接口； 1个RJ-45 10/100M 自适应以太网接口； 20针标准JTAG接口； 1个USB主口、1个USB从口； GPIO接口，对应于AT91RM9200的PA、PB与PC； （4）具有20通道外围数据控制器(PDC或DMA),可以数据的传输更快，同时可以减轻CPU的负担，以便实时响应其它的处理。 （5）支持USB 2.0(12Mbps)主机端口，可以方便在野外采集时另接存储器，以便持续采集。 （6）支持以太网10/100，可以很方便的实现采集之间的快速通信。(7)低功耗：VDDCORE电流为30.4mA，待机模式电流为3.1mA.配合ARM机的FPGA，即现场可编程门阵列(Field Programmable Gate Array)，它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的中试样片。3）FPGA内部有丰富的触发器和IO引脚。4）FPGA设计周期短、开发费用低、风险小。FPGA主要生产厂商有Altera、Xilinx、Lattice、Actel等。本机采用Actel芯片具备以下基本特征：1）至少包含一个嵌入式处理器内核；2）具有小容量片内高速RAM资源；3）丰富的IP Core资源可供选择；4）足够的片上可编程逻辑资源；5）处理器调试接口和FPGA编程接口；6）单芯片、低功耗、微封装。ARM SPI命令接口设计SPI总线接口是一个高速同步的串行输入/输出口，主要用于主从分布式的通信网络，由4根线即可完成主从器件之间的数据通信。这四根线分别为：时钟线（SCLK）、主输入/从输出线（MISO）、主输出/从输入线（MOSI），片选线（SSI）。其中FPGA作为主控制器，控制片选信号SSI是否有效。NIOS II处理器通过SPI接口对CS5376内部寄存器进行配置。其接口连接如图所示。其中SINT表示完成1次SPI接口通信的标志信号。 CS5376 SPI接口结构ARM处理器与CS5376ASPI接口的读写通信时序如图所示。在空闲状态，SCLK保持低电平，SSI片选有效之后，经过至少t1(60ns)时间，开始锁存时钟，数据在时钟的上升沿有效，下降沿输出。SCLK时钟的最大频率为4.094MHz。 SPI接口读写时序图对于ARM处理器的SPI接口，除了用于给CS5376发送配置命令之外，还可以用于读取SD口的数据。所以ARM处理器的SPI接口时序类型，并没用直接采用CS5376A的SPI接口的时序，而是时钟极性为1，时钟相位为1，即时钟空闲时为高电平，数据在时钟的上升沿有效，下降沿输出，类似SD口的时序。SPI的时钟采用的是3.125MHz，故在片选信号有效后，至少延迟了160ns，满足了CS5376A的SPI时序中片选信号有效到SDCLK时钟的第一个上升边沿需要延迟60ns的要求，SDCLK空闲时是高电平或低电平并不影响SPI通信。ARM处理器通过SPI接口给CS5376A发送一组命令数据的过程。ARM处理器可以正确的发送配置数据到CS5376的寄存器里，使CS5376正常的工作。. SPI复用数据接口设计CS5376A将CS5372-型调制器输出的1位数字位流信号进行抽取滤波后，输出4通道24位2的补码格式、每通道附8位信息位，共计128位数据。这些数据被写入到高速串行数据输出接口（SD口）的8深度FIFO中，由FPGA通过访问SD接口来读取。然而CS5376A的SD接口不是标准的通信接口，需要通过研究其电路时序特点，ARM处理器中设计相应的接口。CS5376A的SD接口框图如图所示，从图中可以看出SD接口总共有5个管脚和ARM处理器相连，各管脚功能如表3.2所示。 CS5376A串行数据接口框图 SD接口管脚及功能表管脚名称性质功能描述SDTKI输入SD端口令牌输入，控制单元要读取采集数据，必须先给出令牌（一个高脉冲）。若CS5376A中FIFO的数据准备好，则该信号上升沿有效，若没准备好，SDTKI无效。SDRDY输出SD接口数据准备好后，若捕捉到SDTKI上升沿，则拉低SDRDY,通知主控可以读数据。SDCLK输入串行时钟输入SDDAT输出SD接口数据输出，在SDCLK的上升沿有效，下降沿输出SDTKO输出数据全部读完后，CS5376拉高SDTKOCS5376A的SD接口时序图如图所示。从图3.16中可以看出，SD接口在时钟的上升沿有效，下降沿输出数据。这一点跟SPI非常相似。由于SD接口不是同步接口，对读数时钟的频率没有特殊要求，只要小于4MHz就可以，所以本文考虑利用SPI接口复用来读取SD口的数据。图 串行数据传输时序图所谓SPI接口复用，就是把ARM处理器的SPI接口时钟管脚SCLK和CS5376A的SD接口输入时钟管脚SDCLK连接，SPI的输入管脚MISO和SD接口的数据输出管脚SDDAT连接，利用SPI接口既完成命令下达又完成数据读取。使用该方法读取数据，CS5376A根据SSI的高低来判断是跟CS5376的SPI口通信还是跟SD口通信。若NIOS II处理器通过SPI接口访问CS5376A的内部寄存器，则将SSI从高变低，使SPI接口片选有效，通知CS5376A访问的是SPI接口；若ARM处理器要访问SD接口，则将SSI一直拉高，并且在SDTKI管脚上产生连续时钟信号作为令牌，通知CS5376A要访问的是SD口数据。在FPGA里分频产生2.5MHz的时钟信号接到SDTKI管脚，这个时钟频率远高于采样频率，保证了CS5376的FIFO一旦被填满，其中的数据就能被及时地读走，避免了FIFO中的数据被新数据覆盖而出现的溢出现象。另外，ARM处理器的SPI接口一次只能读8位数据，故需要连续读4次SD口的数据，才能完成一个32位数据的读取。当采样率较低时，FPGA还有充裕的时间在下一个读数中断来临之前完成数据的整理和上传。但是如果采样频率较高，如4KHz采样，采样时间间隔为250微秒，在FPGA读取CS5376的数据之后留给FPGA处理的时间只有100微秒.因此在采样率较高的情况下有可能造成FPGA来不及响应下一个SDRDY读数中断而漏掉数据。FPGA的串行数据接口设计为了克服ARM的SPI接口复用的不足，在FPGA中还定制了一个与CS5376A的SD口通讯的外设接口：FPGA_SD口。适合超常时间采集，保证准确无误。根据CS5376A的SD接口时序图，整个FPGA_SD接口分成4大模块：时钟分频模块、数据接收模块、FIFO模块和FIFO接口模块。下面详细介绍各个模块的功能。（1）时钟分频模块时钟分频模块用于将50MHz的系统时钟20分频，作为数据接收模块的工作时钟。数据接收模块工作的时钟为2.5MHz(和SD接口对时钟的要求匹配)。（2）数据接收模块接收CS5376A的SD口的数据。数据接收模块的工作流程如图3.19所示。从图3.19中可知，数据接收模块由一个32位的移位寄存器和两个计数器组成：1） 移位寄存器用于将CS5376A的SDDAT管脚数据移进数据接收模块。2） 计数器1记录移进移位寄存器的数据数，每移入1位的数据，计数器加1。当达到32位时，给FIFO发送写请求信号，