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动态扫描数码管的verilog hdl程序module led(seg,dig,clock,);/seg 段选，dig位选，clock时钟input clock;output 7:0 seg; /数码管段码输出output 7:0 dig; /数码管位码输出reg 7:0 seg; /数码管段码输出寄存器reg 7:0 dig; /数码管位码输出寄存器reg 3:0 disp_dat; /显示数据寄存器reg 36:0 count; /定义计数寄存器always (posedge clock )begincount = count + 1b1;endalways (count10)begindisp_dat = count13:11;endalways (disp_dat)begincase (disp_dat)3h0 : dig = 8b11111110; /显示第一个数码管，低电平有效3h1 : dig = 8b11111101; /显示第二个数码管，低电平有效3h2 : dig = 8b11111011; /显示第三个数码管，低电平有效3h3 : dig = 8b11110111; /显示第四个数码管，低电平有效3h4 : dig = 8b11101111; /显示第五个数码管，低电平有效3h5 : dig = 8b11011111; /显示第六个数码管，低电平有效3h6 : dig = 8b10111111; /显示第七个数码管，低电平有效3h7 : dig = 8b01111111; /显示第八个数码管，低电平有效endcaseendalways (disp_dat)begincase (disp_dat)4h0 : seg = 8hc0; /显示04h1 : seg = 8hf9; /显示14h2 : seg = 8ha4; /显示24h3 : seg = 8hb0; /显示34h4 : seg = 8h99; /显示44h5 : seg = 8h92; /显示54h6 : seg = 8h82; /显示64h7 : seg = 8hf8; /显示74h8 : seg = 8h80; /显示84h9 : seg = 8h90; /显示94ha : seg = 8h88; /显示a4hb : seg = 8h83; /显示b4hc : seg = 8hc6; /显示c4hd : seg = 8ha1; /显示d4he : seg
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