电压基准及时间基准.doc

01 电压基准及时间基准所有模数转换器(ADC)和数模转换器(DAC)都需要一个基准信号，通常为电压基准 。 ADC的数字输出表示模拟输入相对于它的基准的比率；DAC的数字输入表示模拟输 出相对它的基准的比率。有些转换器有内部基准，有一些转换器需要外部基准。不管怎样所 有转换器都必须有一个电压(或电流)基准。数据转换器的最早应用是用于缓慢变化信号的直流测量。在这种情况下，测 量 的精确定时并不重要。当今大多数数据转换器是应用在数据采集系统，在这种系统中必须处 理大量等间隔的模拟采样值，而且频谱信息与幅度信息同样重要，这里涉及到的采样频率或 时间基准(采样时钟或重建时钟)与电压基准一样重要。电压基准问：一个电压基准怎样才算好?答：电压基准与系统有关。在要求绝对测量的应用场合，其准确度受使用基准值 的准确度的限制。但是在许多系统中稳定性和重复性比绝对精度更重要；而在有些数据采集 系统中电压基准的长期准确度几乎完全不重要，但是如果从有噪声的系统电源中派生基准就 会引起误差。单片隐埋齐纳基准(如AD588和AD688)在10 V时具有1 mV初始准确度(001 %或100 ppm)， 温度 系数为15 ppm/C。这种基准用于未调整的12位系统中有足够的准确度(1 LSB=244 ppm) ，但 还不能用于14或16位系统。如果初始误差调整到零，在限定的温度范围内可用于14位和16位 系统(AD588或AD688限定40温度变化范围，1 LSB=61 ppm)。对于要求更高的绝对精度，基准的温度需要用一个恒温箱来稳定，并对照标准校准。在 许多系统中，12位绝对精度是不需要这样做的，只有高于12位分辨率才可能需要。对于准确 度较低(价格也会降低)的应用，可以使用带隙 基准。问：这里提到的“隐埋齐纳”和“带隙”基准是什么意思?答：这是两种最常见的用于集成电路中的精密基准。“隐埋”或表层下齐纳管比 较 稳定和精确。它是由一个具有反向击穿电压修正值的二极管组成，这个二极管埋在集成电路 芯片的表层下面，再用保护扩散层覆盖以免在表面下击穿，见图11。图11 表层齐纳二极管与隐埋齐纳二极管结构图 硅芯片表面和芯片内部相比有较多的杂质、机械应力和晶格错位。这是产生噪声和长期 不稳定性的原因之一，所以隐埋式齐纳二极管比表层式齐纳二极管的噪声小，而且稳定得多 ，因此它被优先采用于芯片基准源上作为精密的集成电路器件。但是隐埋式二极管的击穿电压标称值大约为5 V或更大一些，而且为了使它处于最佳工作 状态，必须吸收几百微安的电流，所以这种方法对于必须工作在低电压并且具有低功耗的基 准 来说是不适宜的。对于这样的应用，我们宁愿用“带隙”基准。于是研制出一个具有一个正 温度系数的电压用以补偿具有负温度系数的晶体管的V be ，用来维持一个恒定的“带 隙”电压(见图12)三极管Q2发射极面积是Q1的8倍；这两个管子在R1上产生 一个正比于绝对温度的电流，一个正比于绝对温度的电压与Q1的V be 串联，产生电 压VZ，它不随温度变化并且可以被放大(见图12)，这个电压等于硅的带隙电压(外推到 绝对零度)。图12 带隙基准原理图 带隙基准与最好的隐埋齐纳基准相比，其准确度和稳定性稍微差一点儿，但是温度特性 可优于3 ppm/C。问：在使用电压基准时应注意些什么问题?答：须记住好的模拟电路设计的基本考虑是：注意在高阻抗导体上的电压降、 来自公共地线阻抗的噪声和来自不适当的电源去耦产生的噪声。考虑基准电流流动的方向， 并且对容性负载要多加小心。问：我知道电压降和噪声的影响，但是基准是不是必须向导体电压降提供足够大的 电流影响才明显?答：通常基准电路内部是经过缓冲的，大多数情况可流出或流入510 mA电流。 有些应用需要这样大的或更大一点的电流，例如把基准作为系统的基准。另外一种情况是 激励高速闪烁式ADC的基准输入，它具有非常低的阻抗。10 mA电流流过100 m阻抗，产生1 mV电压降，这可能算是比较明显的了。最高性能的电压基准，如AD588和AD688，对于它们 的输出和输出接地端采用开尔文接法(见图13)。接线时应靠近误差源周围的反馈回路避免 电压降的影响；当电流缓冲放大器被用来驱动许多负载，或吸收流到错误方向的电流时它 们也可修正增益和 失调误差。检测端应该接到缓冲放大器的输出端(最好接在负载上)。 问：什么叫开尔文接法? 答：开尔文接法(Kelvin connections)又称强制与检测接法(force and sense connections )，是用来消除电路中导线上产生的电压降影响的一种简便方法。如图14(a)所示，负载电 流 (IL)和导线电阻(R)在负载上产生一个电压误差，V ERROR =RIL。图14(b)所示 的开 尔文接法解决了放大器的强制环路内的导线电阻和检测的负载电压所带来的问题。放大器对 负载电压的任何误差都做了修正。在图14所示的电路中放大器的输出电压实际上应该为10 V+V ERROR ，在负载上的电压却是所要求的10 V。AD588有三个放大器用来提供开尔文接法。放大器A2专门用来接地强制检测，而独立的 放大器A3和A4可任意选用作为其它的强制检测接法的核心器件。 图13 AD588功能框图 图14 开尔文接法的优点 问：“流到错误方向”是什么意思?答：考虑一个工作电源电压为+10 V、输出为+5 V的基准。假如它的5 V输出端 是通过 一个接地的电阻器取出的，那么电流将从基准端流出。假如电阻器不接到电源的+10 V端， 那 么电流将流入基准端。大多数基准允许电流流入或流出。但是有些基准只允许提供电流而不 吸收电流或者吸收能力比流出能力小得多。这样的器件，利用产品说明中规定的输出电流方 式可以识别，对于有相当大的净电流必须流入基准端的应用场合，就不能使用这种器件。一 个常见的例子是用一个正基准改为负基准(见图15)。 问：为什么不去买一个负基准呢?答：因为大多数单极性电压输出的基准都是正基准。当然，两端有源基准可用于 任何极性，它们的使用方法和齐纳二极管相同(并且它们通常是带隙基准)。对于被用作负基准的三端正基准，它肯定会吸收电流。它的输出端连到 接地端，而它的 接地端(将成为负基准端)经过一个电阻器(或一个恒流源)接到负电源端。正电源端通常必须 接到正电源，它至少比接地端要高几伏。但有一些器件也能用二端方式提供负基准：正电源 端和输出端都接到接地端。电阻器RS(或恒流源)必须选择适合于负电源所要求值，并且基准负载电流、接地端电流和 输出端电流都在额定范围内。图15 AD586负基准接线图 问：容性负载是怎么回事?答：许多基准带有输出放大器，当接上大的容性负载工作时，输出会变得不稳定 并且可能振荡。因此为了减少噪声，在基准输出端接上(几个F或更大)的大电容是不妥当 的 ，但110 nF的电容常常是允许的，有一些基准(如AD588)有减少噪声端，电容可以安全地 接 上去。假如提供强制检测端，在容性负载条件下有可能改善回路动态特性。为弄清楚，请查 阅产品说明和咨询制造厂家应用工程师。即使电路是稳定的，使用大的容性负载也是不合理 的，因为这样会使基准导通时间增加。问：电源一接通，基准能立即导通吗?答：决不是这样。在许多基准中驱动基准元件(齐纳管或带隙基准)的电流是从稳 定输出中分流出来的。这种正反馈增加了直流稳定性，但却产生一个阻制启动稳定的“断” 状态 。芯片内部电路为了解决这个问题并且便于启动，通常设计成吸收接近最小的电流，所以许 多基准要稍微慢一点才能达到指标(一般需要110 ms)。有些基准确实给出了比较快的 启动特性，但也有一些还是比较慢的。假如设计师需要在电源接通后要求基准电压能非常迅速地应用于电路中，就要挑选具有 足够快的导通特性的基准，并且应使降噪电容(noise reduction capacitance)最小。为了 使系统省电，基准导通延迟可能会限制数据转换 系统选通供电的机会，即使基准位于转换器芯片内部，这个问题仍然应该 考虑。另外考虑转换器的电源起动特性在这种系统中也是同样重要的。高精度的基准在电源接通后，芯片达到热稳定之前可能需要一个额外的热稳定周期并且 使 得受热所引起的失调达到它们的最终稳定值，这种影响在产品说明中将会给出，一般不超过 几秒钟的时间。问：能否使用高精度基准来代替内部基准使转换器更准确?答：不必要。例如常规的AD574的换代产品高速AD674B出厂调整好的校准误差 为 025%(10 LSB)，它带有内部基准准确度在100 mV(1%)以内。因为10 V的025%为25 m V，所以满度为10000 V25 mV。 假如一个具有1%的AD674B，出厂调整时，用增加1%增益方法使满度成为10000 V 调整到高 的内部基准(101V)，倘若把精确度基准为1000 V的基准AD588接到AD674B基准的输入端 ，满度就变为10100 V，误差是原来指标中最大误差的4倍，所以这种做法是不必要的。时间基准问：你为什么说系统的时钟是一种基准?答：这个说法并不是指对模数转换器所施加的转换时钟。原则上它用于数据采集 系统的采样时钟。在这些系统中，对于存储、通信、计算分析或其它处理需要对信号按照预 定的间隔(通常是等间隔)重复采样。采样时钟的品质是系统性能的一个限制因素。问：晶体振荡器是非常稳定的，是吗?答：晶体振荡器虽然具有很好的长期稳定性，但它经常产生短期的相位噪声。如 果设计者不使用晶体振荡器而使用RC弛张振荡器(如555或4046)也会导入相位噪声。弛张振 荡器有很大的相位噪声。问：怎样才能保证采样时钟具有低的相位噪声?答：在你的微处理器或数字信号处理器中不能使用晶体振荡器电路作为采样时钟 源。在晶体振荡器电路中尽可能不使用逻辑门电路。晶体振荡器通常是用逻辑门过激励晶体 构 成的，这不仅对长期稳定性没有好处，而且会引入比一个简单的晶体管振荡器还坏的相位噪 声 。另外来自处理器的数字噪声，或者从集成封装的其它门电路来的数字噪声(假设逻辑门用 作振荡器)将作为相位噪声出现在振荡器输出端。理想情况下，可使用一只晶体管或场效应管作为晶体振荡器和具有一个逻辑门的缓冲器。 这个逻辑门和振荡器本身具有去耦极好的电源。集成封装的门电路将不被采用，因为来自那 里的逻辑噪声将对信号相位调制(它们可以用在直流场合，但不能用于快速开关状态)。 假如在晶体振荡器和各种模数转换器的采样时钟输入端之间有一个分频器，要使这个分 频器的电源与系统逻辑分别进行去耦，以使电源噪声避开相位调制时钟。采样时钟电源线应远离所有的逻辑信号线以防止来自引入的相位噪声干扰。同时它还应远离 低电平模拟信号线，以免使之恶化。问：你已经告诉我不要使用处理器中的时钟振荡器作为采样的时钟源。为什么不能 使用?因为这些信号之间有一个恒定的相位关系，所以两者用同一振荡器不是很合理吗?答：确实如此，但在这种情况下使用一个独立的低噪声振荡器驱动处理器的时钟 输入和经过分离缓冲的采样时钟分频器(虽然它们可封装在一起)常常是比使用处理器中的 振荡器要好。在具有低采样速率中等精度的系统中使用处理器内部振荡器才有可能，但要用 图16核对。问：一个采样时钟上的噪声问题究竟怎样严重?这个问题在有关数据采集系统的 文章中很少见。答：因为使用系统的限制因素是采样保持电路的孔径抖动，所以采样时钟的相位 噪声往往被忽视。但假如我们把系统作为一个整体考虑，那么孔径抖动恰恰是采样时钟链中 总相位噪声的一个成分。最新的采样模数转换器的孔径抖动的重要性比相位噪声的其它成分 要小。图16 采样时钟的总相位抖动对信噪比或有效位 数的影响图16示出了采样时钟的总相位抖动对信噪比或有效位数(ENOB)的影响。这个抖动有效 值为t ph ，它由采样时钟振荡器相位抖动、当传输采样时钟经过系统时引入的相位抖 动和模数转换器的采样保持放大器的孔径抖动三者的平方和的平方根(rss)组成。图16的 数据可能有一些不准确，因为它用来说明仅需不太大的相位噪声便会使高分辨率采样系统 性能变坏。 03 高速比较器问：为什么我不能使用高增益或开环结构的标准运算放大器作为电压比较器 ?答：如果可接受的响应时间是几十微秒，可以这样做。实际上，如果你再要求运 算放大器具有低偏置电流、高精度和低失调电压，那么选择运算放大器可能比大多数标准电 压比较器更合适。但是由于大多数运算放大器为了反馈稳定，都具有内部相频补偿，所 以使其响应时间达到纳秒级是相当困难的。然而，低价格通用比较器LM311的响应时间为200 ns。另外，运算放大器输出与标准逻辑电平不容易匹配。因为运算放大器没有外部箝位或电 平转换电路，它作为比较器工作时输出电压在正、负电源电压范围内有几伏的摆动，所以 与标准TTL或CMOS逻辑电平不兼容。问：我的比较器产生振荡难以控制，为什么出现这种情况?答：请检查一下电源旁路。印制线路板上即使几英寸长的电源线导电带都会产生 不利的直流电阻和电感。这样，当输出状态改变时产生的瞬态电流会引起电源电压的波动， 通过地线和电源线把这种波动反馈到输入端。所以在安装低漏电电容(01 F陶瓷电容) 时应尽可能靠近比较器的电源引脚，以便在高速切换期间使电容器作为低阻抗能量储存器。 问：我已经安装了旁路电容器，但是仍然不能解决高速比较器的振荡问题。现在应 该怎么办?答：可能是比较器的接地问题。一定要使接地引线尽可能短并且要接到低阻抗接 地平面以减小通过引线电感的耦合作用。尽可能使用接地平面，避免使用插座。产生振荡的 其它原因可能是相对输入端的信号源高阻抗和杂散电容所致。甚至是几千欧的源阻抗和几皮 法 的杂散电容都会产生难以控制的振荡。所以应该缩短引线，包括示波器探头地线夹的引线。 为得到最佳测试结果，应使用最短接地引线(小于25 cm)以使引线电感量最小。问：我缓慢地改变比较器的输入电压，当它通过阈值电压时，我的比较器输出端似 乎出现“震颤”。为什么我从比较器的输出端得不到一个干净的转变波形?答：比较器的高增益和宽频带通常是这个问题的根源。噪声不但被放大而且也像 信号一样通过转变区，所以噪声快速响应放大器输出，产生来回跳动。另外，比较器在转变 期间其灵敏度(即增益)比较高，由于反馈增加从而引起振荡。如果有可能，对信号进行滤波 以减小伴随的噪声。为了克服噪声还可以利用滞后特性，类似齿轮系中的间隙，在输出状态翻转之前对输入 变化要求有一定的余量。例如，AD790，输出由高到低转变之后，其内部的滞后特性要求输 入电压(正输入)增加500 V才产生由低到高的转变。问：如果我的比较器内部不带延迟电路，能否外加?答：可以。利用外部正反馈。这样做使比较器输出端的一小部分送回到正输入端 。这种方法的简单接线如图31所示。从低转变点(LTP)到高转变点(UTP)的延迟后电压取决 于反馈电阻 RF，源阻抗RS，输出低电平VL和输出高电平VH。其中低转变点和高转变点由下式决 定：VLRSRS+RF 和 VHRSRS+RF图31 比较器外接延迟电路 图32示出由于比较器外接延迟电路可以“清理”比较器的输出波形。图32(a)示出 的是没有延迟电路的双极性输出的比较器输出波形。当三角波输入(波形A)通过转变点(地) 时， 比较产生强烈振荡(并且把振荡的一部分耦合到地和信号源)。图32(b)示出的是外接5 mV 延迟特性的同一比较器的响应波形，可以看出转变点比图32(a)干净得多。图32 延迟电路有助于清理比较器输出波形 外部延迟电路存在的问题是输出电压取决于电源电压和负载。这说明延迟电压可根据不 同的应用而改变。虽然这会影响分辨率，但这不是主要问题，因为延迟范围一般很小，而且 允许有计算值2或3倍(或更多)的安全裕度(safety margin)。更换几个比较器可有助于相信 这种安全裕度。还应注意，不要使用线绕电阻用于反馈，因为它产生的电感会带来麻烦。问：传播延迟和传播延迟离差两者之间的差别如何?这两项技术指标哪一个更重 要?答：传播延迟是指从输入信号跨越转变点到比较器输出状态真正翻转所需要的时 间。传播延迟离差是传播延迟的变化作为过激励电平的函数。如果在自动测试系统中的引脚 驱动电路中使用比较器，那么传播延迟离差将决定其最大边缘分辨率(edge resolution)。 相反，可以把传播延迟看作固定的时间偏移，所以可用其它方法进行补偿。问：我有一个+5 V电源并且不想外加电源。我能否在单电源情况 下使用比较器?答：可以。但是为建立一个阈值电压，使用一个在器件共模范围内旁路性能充分 稳定的基准源。该信号幅度也要相对这个基准源。问：有时会遇到比较器出现意想不到的现象。产生这个问题的原因是什么?答：请检查一下输入信号的共模范围。与运算放大器不同，它的两个输入端的工 作 电压通常具有相同的水平。而比较器的两个输入端具有很大的差分电压摆动。如果两端输入 电压超过 器件规定的共模范围(甚至在规定的信号范围以内)，比较器可能错误响应。为了使比较器正 常工作，一定要保证两端输入信号不超过比较器规定的共模范围。例如，AD790差分输入信 号范围为VS，但其共模范围为-VS至(+VS-2)。问：当比较器离线时，为了减小漂移，你能提供一个自动调零电路吗?答：试验电路如图33和34所示。在校准方式时，输入断开，比较器的正输入 被切换到接地端。比较器接入一个带有一对极性相反的低压源的环路，这两个低压源根据该 比较器的输出状态交替地对一个缓冲电容器充电。如果比较器的负输入端高于地电位，那 么比较器的输出将为低，1 F缓冲电容器将被接到负电压源(-365 mV)，从而使缓冲放大器 输 出电压将斜坡式下降直到低于比较器的正输入端(接地)电位为止，即正延迟和偏移，此时比 较器翻转。如果比较器的负输入端低于地电位，那么比较器的输出将为高，缓冲电容器将被 接到正电压源(+365 mV)，缓冲放大器输出将斜坡式上升。在最终状态，(当斜坡或变化超过 延迟电压时)每次比较器翻转，电流的极性都改变，因此电容器电压平均为缓冲器和比较 器的失调电压。在校准周期结束时，结型场效应管(JFET)输入开关被断开，缓冲电容器充电电压等于比 较器和缓冲器的失调电压延迟电压。同时，校准信号变低，禁止极性开关的反馈并且使比 较器的输入信号接到比较器的输入端(2脚)。图33 比较器输出、缓冲器输出和比较器输入 图34 在校准周期期间自动调零比较器总体输出偏移 04 运算放大器 问：为什么有这样多不同类型的运算放大器?答：因为在不同的应用中有这样多的重要参数，还因为不可能使这些参数 同 时都达到最佳。所以运算放大器可以根据速度、噪声(电压噪声、电流噪声或两者)、输入失 调电 压和漂移、偏置电流和漂移及共模电压范围进行选择。与电源有关的其它选择因素还包括： 输出功率、功耗、工作电压、环境温度范围和封装形式。不同的电路结构和制造工艺可对不 同的性能参数进行优化。问：运算放大器在结构上有共同点吗?答：有。大多数类型(电压输入)运算放大器都有三级结构，第一级是带有差分输 入和差分输出的输入级，具有高共模抑制；第二级是带有差分输入和单端输出的增益级，电 压增益很高，一般具有单极点频率响应；第三级是输出级，通常具有单位电压增益，结构框 图如图41所示。图41 电压输入运算放大器结构框图 问：运算放大器在结构上有哪些不同点?答：运算放大器在基本结构上有许多不同点。最主要的一点是输入级的结构 。输入级几乎都是长尾对结构(一对放大器接成图42所示的形式)，但器件的选择对运算放 大器输入参数的影响至关重要。为了避免对某种半导体器件的倾向性，这里给出的是热阴极 电子管图，因为目前的热电子器件一般都不采用集成电路芯片构成输入级，而只有单片运算 放大器才具有由双极型场效应管(FET)构成的输入级。由双极型晶体管构成的长尾对式差分放大器如图43所示。它的主要特点是噪声很低并且适 当调整后失调电压也很低。另外，如果输入级的失调电压调整到最小，那么一定会有最小的 失调漂移。它的主要缺点是受晶体管的发射极电流和基极电流比例的限制。另外，如果发射 极电流 对输入级足够大以便有合适的带宽，那么基极电流(从而也使偏置电流)也要相当 图42 由热阴极电子管构成的“长尾对”差分 放大器 图43 简单的双极型晶体管构成的差分放大 器大(通用运算放大器为501 000 nA，高速运算放大器高达10 A)。 反相输入端和同相输入端的偏置电流都是单极性的并且匹配得很好(两者之差称作失 调电流)，其中偏置电流较小的一路随温度增加而减小。在许多应用中，使用精密匹配电阻 进行补偿来提高偏置电流。图44示出一个偏置电流补偿电路，其中同相输入端偏置电流经 过电阻RC(称作偏置补偿电阻)。RC用来补偿反相输入端偏置电流通过电阻R2时产生的 压降。RC的标称值应该等于电阻R1与R2的并联值，调整RC将非零失调电流引起的误 差调至最小。 这种偏置补偿仅当偏置电流匹配得很好的情况下才是有用的。如果匹配得不好，偏置补 偿电阻居然会引起误差。 如果规定的双极型输入级没有这么大的偏置电流，那么运算放大器的设计者可以采用不 同 形式的偏置补偿(见图45)。虽然采用相同的长尾对，但每个基极所需要的主要电流都是由 芯片内一个电流源提供图44 偏置补偿电阻可使偏置电流误差减至最小 图45 偏置补偿双极型输入级 的。这样可使外部偏置电流减小到10 nA以下，不影响失调、温漂、 带宽或电压噪声，而且偏置电流随温度变化很小。 这种结构的输入级有两个缺点：一是电流噪声增加；二是外部偏置电流匹配得不好 (实际上，当芯片温度变化时，偏置电流可沿相反方向流动或改变极性)。对于许多应用来说 ，这两个缺点根本不算毛病。实际上，一种最常见的低失调运算放大器OP07就属于这种 结 构，同样OP27，OP37和AD707，它们的失调电压都仅为15 V。当运算放大器产品说明 中明 确给出双极性偏置电流(例如40nA)时，常常认为这种类型的放大器是偏置补偿放大 器。在甚至几个纳安(nA)的偏置电流都不允许的情况下，通常用场效应管取代双极型晶体管 。在过去，MOSFET对运算放大器的输入级还存在一定的噪声，尽管现代半导体工艺正在克 服这个缺点。另外还因为MOSFET失调电压也相当高，所以为了制造高性能低偏置电流的运算 放大器，使用结型场效应管(JFET)作为输入级。典型JFET运算放大器输入级原理图如图46 所示。 JFET 的偏置电流与流过器件的电流无关，所以甚至宽频带JFET放大器可能有很低的偏置 电流(几十皮安是常见的)，而且AD549在室温条件下保证偏置电流低于60 fA(每3 s 一个电子)。 “在室温”这个条件是很重要的，此时JFET的偏置电流等于其栅极二极管的反向漏电流 ，而且硅二极 图46 JFET 运算放大器输入级原理图 管的反向漏电流随温度每增加10C大约增加一倍。JFET运算放大器的偏置电 流随温度变化并不稳定。实际上在25125C温度范围内，JFET运算放大器的偏置电流能增 加到1 000倍以上(这对于MOSFET运算放大器同样适用，因为多数MOSFET放大器的偏置电流 等于其栅极保护二极管的漏电流)。JFET放大器的失调电压虽然在制造期间进行了调整，但是最小的失调不一定对应最小的 温 度漂移。因此，JFET运算放大器的电压失调和漂移应该分别调整，这样调整的结果要比最佳 双极型放大器的电压失调和漂移数值稍大一点(最佳JFET运算放大器的电压失调和漂移典型 值分别为250 V和5 V/C)。但是ADI公司最近研究出一种新的专利调整方法，预期新一 代的JFET运算放大器将会得到极好的结果。因此我们可以看出，运算放大器的失调电压、失调电压漂移、偏置电流、偏置电流漂移 和噪声之间存在着相互权衡的关系，而且选择不同的输入结构具有不同的输入特点。表41 比较了三种常见运算放大器输入结构的特点。我们还应注意到以AD705为代表的另一类运算放大器，它采用超双极型FET(BiFET) 工艺，它既具有低失调电压和低失调电压漂移，又具有低偏置电流和低偏置电流漂移。问：用户还应该了解运算放大器哪些其它特性?答：JFET运算放大器常遇到的一个问题是倒相问题。如果JFET运算放大器的输入 共模电压太靠近负电源，那么反相输入端与同相输入端的作用颠倒，即负反馈变成正反馈， 并且电路可能闩锁。这种闩锁不一定具有破坏性，但是要恢复正常必须关断电源。图47示 出了电路未出现闩锁情况下的这种倒相作用。使用双极型放大器或用某种方法限制信号 的共模范围可避免这种倒相问题。表41 运算放大器输入级特性比较简 单双极型偏置补偿双 极 型 FET输入级 失调电压失调电压漂移偏置电流偏置匹配偏置电流漂移噪声 低低高优良低低低低中差(电流可反向)低低 中 等中等 低-很低中等每增加10C偏流加倍中等图47 当输入接近负电源电压时出现的倒相 如果输入信号比相应的运算放大器的电源电压更正或更负，那么在双极型和JFET运算放 大器中都会出现较严重的闩锁。如果输入端比+VS+07V更正或者比-VS-07V更负，那 么电流可能流过通常被偏置截止的二极管。这样同样可以导通由这个运算放大器的某 些扩散作用形成的晶闸管(SCR)，使电源短路从而使器件损坏。为了避免这种破坏性闩锁现象，重要的是防止运算放大器的两个输入端电压超过 电源电 压。在器件导通期间可能产生严重的后果：如果在接通电源电压之前对运算放大器加输入信 号，那么当接通电源时可能立即损坏运算放大器。不论什么时候出现危险，不论是超过电源 电压，也不论是运算放大器接通电源之前加输入信号，处于危险状态的两个输入端为防止出 现闩锁，都应该用二极管箝位(最好使用快速、低正向电压的肖特基二极管)。为防止二极管 电流过大还需要接限流电阻(见图48)。图48 防止闩锁保护电路 这个保护电路本身也会带来问题。上述二极管的漏电流可能会影响该电流的误差估算。 如果使用玻璃封装的二极管，并且将其暴露在荧光环境下，那么由于光电效应，其漏电流 会以100 Hz或120 Hz频率被调制，从而会产生交流声及直流漏电流。限流电阻的热噪声可能 更 加损坏电路的噪声特性，而且流过限流电阻的偏置电流可能使失调电压明显增加。所有这些 影响，在设计这种保护电路时都应该考虑。 12 接地问题 问：我已看过你们的“产品说明”(data sheets)和“应用笔记”(appl ication notes)，也参加过你们的技术讲座，但有关如何处理ADC中模拟地和数字地的引脚 我仍有点儿糊涂。产品说明书中通常要求把模拟地和数字地在器件上连接在一起，但我不 想把ADC接成系统的星形接地点。我应该怎么做?答：首先，对涉及到模拟地和数字地感到糊涂这件事，你不必感觉那么坏，许 多人都是这样的!许多迷惑首先来自ADC接地引脚的名称。模拟地和数字地的引脚名称表示内 部元件本身的作用，未必意味着外部也应该按照内部作用去做。让我们来解释一下。一个集成电路内部有模拟电路和数字电路两部分，例如ADC，为了避免数字信号耦合到模拟 电路中去，模拟地和数字地通常分开。图121所示是一个ADC的简单示意图。从芯片上的焊 点到封装引脚的连线所产生的引线接合电感和电阻，并不是IC设计者专门加上去的。快速变 化的数字电流在B点产生一个电压，经过杂散电容(C STRAY )必然耦合到模拟电路的A点 。尽 管这是制造芯片 过程中IC设计者应考虑的问题。可是你能够看到为了防止进一步耦合，模拟地和数字地的引 脚在外面应该用最短的连线接到同一个低阻抗的接地平面上。任何在数字地引脚附加的外部 阻抗都将在B点上引起较大的数字噪声。然后将大的数字噪声通过杂散电容耦合到模拟 电路上。可通过一个极简单的示意图(图121)来说明这一点。图121 模拟地与数字地问：好，你已告诉我把集成电路的模拟地和数字地引脚接到同一接地平面，但我 仍然要把模拟和数字接地平面在系统中分离开来，我要它们仅仅在一点上连起来，但这 个公共点是电源的返回端，并且连到底座接地线上。那么现在我还要做什么?答：假如你的系统只有一个数据转换器，实际上你可以按照产品说明中所说的方 法去做 ，并且把模拟地和数字地线系统一起连在转换器上。你的系统的星形接地点现在是在数据转 换器上。但是这也许是极不希望的，除非在开始时你就用这样的想法来设计你的系统。假如 你有几个数据转换器安排在不同的印制线路板上，这个规则不适用应该另想办法，因为模 拟地 和数字地系统被连接在许多印制线路板的每个转换器上。对于接地环路这是最好的建议。问：我已经能想像出来了!假如我必须把模拟地和数字地引脚在器件上连 在一 起，我仍旧需要分开系统的模拟地和数字地，我把模拟地和数字地连起来再接到印制线路板 上的模拟接地平面，或者是数字接地平面上，但不能两者都连上，对吗?因为ADC既是模 拟器件又是数字器件，那么连到哪一个接地平面更合适呢?答：对!假如你把模拟地和数字地引脚都连到数字接地平面上，那么你的模拟输 入信号将有数字噪声叠加上去，因为模拟输入信号是单端的且相对于模拟接地平面而言。问：所以正确的回答是把模拟地和数字地引脚两者连起来并接到模拟接地 平面上，对吗?但这样会不会把数字噪声加到本来很好的接地平面上?另外，因为现在输出信 号是相对于模拟接地平面，而所有其它逻辑是相对于数字接地平面，那么输出逻辑噪声容限 是否会下降?我打算把ADC输出接到印制线路板背面三态数据总线上，在那里噪声会相当大， 所以我认为首先需要能够得到的所有噪声容限。答：好!没有什么人会说生活是很容易的!你已经通过困难的道路得到了正确的 结论，但你提出的模拟接地平面上的数字噪声和在ADC输出端上减少噪声容限(noise margin )的问题， 实际上并非像想象的那样坏，可以把它们克服掉。把几百毫伏不可靠的信号加到数字接口明 显地好 于把同样不可靠信号加到模拟输入端。对于10 V输入的16位ADC，其最低位信号仅仅 为150 V!在数字地引脚上的数字地电流实际上不可能比这更坏，否则它们将使ADC内部 的 模拟部分首先失效!假如你在ADC电源引脚到模拟接地平面之间接一种高质量高频陶瓷电容器 (0 1F)来旁路高频噪声，你将把这些电流隔离到集成电路周围非常小的范围，并且将其对 系统其余部分的影响减到最低。虽然数字噪声容限会减少，但是如果低于几百毫伏，对于TTL和CMOS逻辑通常是可以接受 的。假如你的ADC有单端ECL输出，你就需 要在每一个数字门上加一个推挽门，即起平衡和补偿输出的作用。把这些门电路封装块地线 引 到模拟接地平面，并且用差分方式连接逻辑信号接口。在另一端使用一个差分线路接收器， 将 它的接地端接到数字接地平面上。模拟接地平面和数字接地平面之间的噪声是共模信号，它 们的大 多数将在差分线路接收器的输出端被衰减抑制掉。你可以把同样方法用于TTL和CMOS，但它 们通常有足够的噪声容限，所以不需要差分传输。但是你说过的一件事使我大感忧虑。通常把ADC输出直接连到有噪声的数据总线上，是很 轻率的作法。总线噪声经过内部寄生电容耦合可能返回ADC模拟输入端。寄生电容从01到0 5 p F。如果把ADC输出直接连到靠近ADC的中间缓冲锁存器就要好得多(见图122)。缓冲锁存器 地线接到数字接地平面上，所以它的输出逻辑电平和系统其余部分的逻辑电平兼容。 图122 ADC输出通过缓冲锁存器接到数据总线 问：我现在明白了。但究竟为什么你不把ADC的所有地线引脚都称作模拟 地(AGND)?这样就不会先出现这些问题。答：假如新来的检查人员用一只欧姆表，看一看它们在封装体内部是否连在一起 。这种做法多半会被拒绝，因为集成电路可能会被烧。另外存在一个惯例，我们必须把这些 引脚做标记，以便指示它们的真实功能，而不是像我们想象的那样。问：好!我不去做你刚才的试验了。现在讨论一个问题。我有一个同事，他设计了 一个模拟地和数字地独立的系统，他把模拟地引脚接到模拟接地平面，把数字地引脚 接到 数字接地平面上，他说系统工作得很好，怎么解释这件事?答：首先，你按照未被推荐的方法去做，并不一定意味着你能一时侥幸成功，有 时你会陷入虚假的安全感(这就是鲜为人知的Murphy定律)，有些ADC对于模拟地与数字 地 引脚 之间的外部噪声不敏感，你的同事偶然选到的可能就是这一种。如果要求我们对你的同事所 说的 “工作很好”的定义做考察，可能还会有其它的解释。然而ADC的制造厂家指出，在那种工 作条件下ADC的技术指标得不到保证。像ADC那样复杂器件要在所有工作条件下进行试验是不 现实的，特别是在不是首先推荐的那些条件下!你的同事这次是侥幸的。假如这个做法在将 来的系统设计中继续使用，你还是会相信Murphy定律最终会得到证实的。问：关于ADC接地的基本原理现在我已经懂了，但对于DAC应该怎样接地呢 ?答：应用同样的原则。DAC的模拟地引脚和数字地引脚连在一起并接到模拟接地平 面 上。如果DAC没有输入锁存器，应该把驱动DAC的寄存器的基准和接地引脚接到模拟地以预 防数字噪声耦合到模拟输出端。问：对于含有ADC，DAC和DSP(例如ADSP21msp50音频处理器)的混合处理 芯片应该怎样接地呢?答：应用同样的原则。对于复杂的混合信号芯片，例如ADSP21msp50，你决不能 把它仅看作是数字芯片!应该应用我们刚刚讨论的同样的原则。即使一个16位的ADC和 DAC的有效采样速率仅仅为8 ksps，转换器过采样工作频率仍然达到1 MHz。这种转换器需要 一 个13 MHz的外部时钟，而52 MHz的内部处理器时钟是由一个锁相环来产生的。正如你所看到 的，成功地应用这种器件需要懂得精密电路和高速电路的设计方法。问：这些器件对模拟电源和数字电源要求怎么样?我究竟是买独立的模拟电源和数 字电源，还是买相同的电源?答：这个问题实际上与数字电源的噪声大小有关。例如ADSP21msp50有独立的+5 V 模拟电源引脚和+5 V数字电源引脚。倘若你有一个相当干净的数字电源，你还把它作为 模拟 电源使用，可能侥幸没出现问题。一定要在器件每个电源引脚上用01F陶瓷电容适当去 耦 。推荐对模拟接地平面去耦，而不是数字接地平面!你也可以用一个铁氧体环把模拟电源和 数字电 源进一步隔离。图123示出的是一种正确接法。更为保险的办法是使用单独的+5 V电源。 假如你能允许附加的功率损耗，可使用三端稳压块从无噪声+15 V或+12 V电源中产生一个+5 V电 源。图123 铁氧体对模拟电源和数字电源的隔离 14 电容器的寄生作用与杂散电容 电容器的寄生作用问：我想知道如何为具体的应用选择合适的电容器，但我又不清楚许多不同种类 的电容器有哪些优点和缺点?答：为具体的应用选择合适类型的电容器实际上并不困难。一般来说，按应用分 类，大多数电容器通常分为以下四种类型(见图14.1)：交流耦合，包括旁路(通过交流信号，同时隔直流信号)去耦(滤掉交流信号或滤掉叠加在直流信号上的高频信号或滤掉电源、基准电源 和信号电路中的低频成分)有源或无源RC滤波或选频网络模拟积分器和采样保持电路(捕获和储存电荷)尽管流行的电容器有十几种，包括聚脂电容器、薄膜电容器、陶瓷电容器、电解电容器，但 是对某一具体应用来说，最合适的电容器通常只有一两种，因为其它类型的电容器，要么有 的性能明显不完善，要么有的对系统性能有“寄生作用”，所以不采用它们。问：你谈到的“寄生作用”是怎么回事?答：与“理想”电容器不同，“实际”电容器用附加的“寄生”元件或“非理想 ”性能来表征，其表现形式为电阻元件和电感元件，非线性和介电存储性能。“实际”电容 器模 型如图14.2所示。由于这些寄生元件决定的电容器的特性，通常在电容器生产厂家的产品说 明中都有详细说明。在每项应用中了解这些寄生作用，将有助于你选择合适类型的电容器。图14.2 “实际”电容器模型问：那么表征非理想电容器性能的最重要的参数有哪些?答：最重要的参数有四种：电容器泄漏电阻RL(等效并联电阻EPR)、等效串联电 阻(ESR)、等效串联电感(ESL)和介电存储(吸收)。电容器泄漏电阻，RP：在交流耦合应用、存储应用(例如模拟积分器和采 样保持器)以及当电容器用于高阻抗电路时，RP是一项重要参数，电容器的泄漏模型如图1 4.3所示。图14.3 电容器的泄漏模型理想电容器中的电荷应该只随外部电流变化。然而实际电容器中的RP使电荷以RC时间常 数决定的速率缓慢泄漏。电解电容器(钽电容器和铝电容器)的容量很大，由于其隔离电阻低，所以漏电流非常大 (典型值520nA/F)，因此它不适合用于存储和耦合。最适合用于交流耦合及电荷存储的电容器是聚四氟乙烯电容器和其它聚脂型(聚丙烯、聚 苯乙烯等)电容器。等效串联电阻(ESR)，R ESR ：电容器的等效串联 电阻是由电容器的引脚电阻与电容器两个极板的等效电阻相串联构成的。当有大的交流电流 通过电容器，R ESR 使电容器消耗能量(从而产生损耗)。这对射频电路和载有高波纹电 流的电源去耦电容器会造成严重后果。但对精密高阻抗、小信号模拟电路不会有很大的影响 。R ESR 最低的电容器是云母电容器和薄膜电容器。等效串联电感(ESL)，L ESL ：电容器的等效串联电 感是由电容器的引脚电感与电容器两个极板的等效电感串联构成的。像R ESR 一样，L ESL 在射频或高频工作环境下也会出现严重问题，虽然精密电路本身在直流或低频条 件下正常工作。其原因是用子精密模拟电路中的晶体管在过渡频率(transition freque ncie s)扩展到几百兆赫或几吉赫的情况下，仍具有增益，可以放大电感值很低的谐振信号。 这就是在高频情况下对这种电路的电源端要进行适当去耦的主要原因。电解电容器、纸介电容器和塑料薄膜电容器不适合用于高频去耦。这些电容器基本上是由多 层塑料或纸介质把两张金属箔隔开然后卷成一个卷筒制成的。这种结构的电容具有相当大的 自 感，而且当频率只要超过几兆赫时主要起电感的作用。对于高频去耦更合适的选择应该是单 片陶瓷电容器，因为它们具有很低的等效串联电感。单片陶瓷电容器是由多层夹层金属 薄膜 和陶瓷薄膜构成的，而且这些多层薄膜是按照母线平行方式排布的，而不是按照串行方式卷 绕的。单片陶瓷电容的不足之处是具有颤噪声(即对振动敏感)，所以有些单片陶瓷电容器可能会出 现自共振，具有很高的Q值，因为串联电阻值及与其在一起的电感值都很低。另外，圆片陶 瓷电容器，虽然价格不太贵，但有时电感很大。问：在电容器选择表中，我看到“损耗因数”这个术语。请问它 的含义是什么?答：好。因为电容器的泄漏电阻、等效串联电阻和等效串联电感，这三项指标几 乎总是很难分开，所以许多电容器制造厂家将它们合并成一项指标，称作损耗因数(disspat ion factor)，或DF，主要用来描述电容器的无效程度。损耗因数定义为电容器每周期损耗 能量与储存能量之比。实际上，损耗因数等于介质的功率因数或相角的余弦值。如果电容 器在关心频带范围的高频损耗可以简化成串联电阻模型，那么等效串联电阻与总容抗之比是 对损耗因数的一种很好的估算，即DFR ESR C还可以证明，损耗因数等于电容器品质因数或Q值的倒数，在电容器制造厂家的产品说明中 有时也给出这项指标。介质吸收，R DA ，C DA ：单 片陶瓷电容器非常适用于高频去耦， 但是考虑介质吸收问题，这种电容器不适用于采样保持放大器中的保持电容器。介质吸收是 一种有滞后性质的内部电荷分布，它使快速放电然后开路的电容器恢复一部分电荷，见图 144。因为恢复电荷的数量是原来电荷的函数 ，实际上这是一种电荷记忆效应。如果把这种电容器用作采样保持放大器中的保图144 介质吸收作用使电容器快速放电 然后开路以恢复原来一部分电荷持电容器，那么势必对测量结果产生误 差。对于这种类型应用推荐的电容器，正如前面介绍的还是聚脂型电容器，即聚苯乙烯 电容 器、聚丙烯电容器和聚四氟乙烯电容器。这类电容器介质吸收率很低(典型值001%)。 常见电容器特性比较见表141。关于高频去耦的一般说明：保证对模拟电路在高频和低频去耦都合适的最好方法是用电解电容器，例如一个钽片电容与 一个单片陶瓷电容器相并联。这样两种电容器相并联不但在低频去耦性能很好，而且在频率 很高的情况下仍保持优良的性能。除了关键集成电路以外，一般不必每个集成电路都接一个 钽电容器。如果每个集成电路和钽电容器之间相当宽的印制线路板导电条长度小于10cm，可 在几个集成电路之间共用一个钽电容器。关于高频去耦另一个需要说明的问题是电容器的实际物理分布。甚至很短的引线都有不可忽 视的电感，所以安装高频去耦电容器应当尽量靠近集成电路，并且做到引脚短，印制线路板 导电条宽。为了消除引脚电感，理想的高频去耦电容器应该使用表面安装元件。只要电容器的引脚长度 不超过15mm，还是选择末端引线电容器(wireended capacitors)。电容器的正确使用方 法如图145所示。(a) 正确方法 (b) 错误方法使用低电感电容器(单片陶瓷电容器)安装电容器靠近集成电路使用表面安装电容器短引脚、宽导电条图145 电容器的正确使用 杂散电容前面我们已经讨论了电容器像元件一样的寄生作表141 各种电容器件性能比较表 类型典型介质吸收优 点缺 点NPO陶瓷电容器 吸收01% 外型尺寸小、价格便宜、稳定性好、电容值范围宽、 销售商多、电感低通常很低，但又无法限制到很小的数值(10nF)聚苯乙烯电容器 0001%0 02% 价格便宜、DA很低、电容值范围宽、稳定性好温度高于85C，电容器受到损害、外形尺寸大、电感高聚丙烯电容器 0001%00 2% 价格便