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数字电路实验讲义2008年5月目 录实验1 TTL集成逻辑门功能测试1实验2 组合逻辑电路6实验3 加法器9实验4 触发器逻辑功能测试13实验5 译码器及数据选择器的应用17实验6 同步计数器23实验7 集成单元异步计数器27实验8 移位寄存器的功能测试及应用33实验9 555 集成定时器的应用36实验1 TTL集成逻辑门功能测试一、实验目的1掌握TTL与非门、或非门、异或门的逻辑功能。了解三态门的主要特性及使用方法。2掌握TTL门电路电压传输特性的测试方法。二、实验仪器1数字电路实验箱一台2万用表一块3集成芯片74LS00 四2输入与非门74LS55 4输入与或非门74LS86 四2输入异或门74LS125 四2输入三态门三、实验原理TTL与非门的电压传输特性：电压传输特性表示与非门的输出电压U0与输入电压Ui之间的关系，由该曲线可以得到以下参数：U0H（输出高电平）；U0L（输出低电平）；阈值电压UTH（转折区中点对应的输入电压）。三态门的特点：三态门的输出除0态和1态外，还可以呈现高阻状态，或称为开路状态。利用三态门可以实现总线结构，还可以实现数据的双向传输。四、实验内容及步骤1. 测试TTL与非门（74LS00）的逻辑功能1）集成电路的管脚见图1所示，管脚标“VCC”接电源 +5V，管脚标“GND”接电源“地”，集成电路才能正常工作。门电路的输入端接入高电平（逻辑1态）或低电平（逻辑0态），可由实验箱逻辑电平开关K提供，门电路的输入端接逻辑电平指示灯L，由L灯的亮或灭来判断输出电平的高、低。 74LS00 二输入与非门 74LS55 与或非门 74LS86 二输入异或门 74LS125 四路三态缓冲门 图1 集成电路管脚图 2）实验线路如图2所示，与非门的输入端A、B分别接实验箱中逻辑电平开关K1、K2，扳动开关即可输入0态或者1态。输出F接实验箱中逻辑指示灯L1，当L1亮时，输出为1态，不亮时则输出为0态。3）用数字表逻辑挡检测TTL门电路的好坏：先将集成电路电源管脚“VCC”和“GND”接通电源，其它管脚悬空，数字表的黑表笔接电源“地”，红表笔测门电路的输入端，数字 表逻辑显示应为1态，如显示为0态则说明TTL与非门输入端内部已被击穿，门电路坏了，此门电路不能再使用；红表笔测门电路的输入端，输出应符合逻辑门的逻辑关系。例如：与非门（74LS00），表测量两输入端悬空都为逻辑1，输出应符合逻辑与非门的关系，测量应为逻辑0态，如果逻辑关系不对，可判断门电路坏了。 &（K1）A 1 3 F（L1） （K1）B 2 2 图2 TTL与非门 4）将测试结果填入表1中，并写出输出F的逻辑表达式： F= 表1 与非门真值表输 入输 出A BF0 00 11 01 1 表 2 TTL与或非门输 入输 出 ABCDF00000001001000110100010101100111100010011010101111001101111011112. 测试TTL与或非门（74LS55）的逻辑功能1）测试接线图如3所示，测试方法与和步骤与上面基本相同，输入端A、B、C、D分别接四个逻辑开关，输出接电平指示灯。 2）将测试结果填入真值表2中，并写出输出F的逻表达式：F= &1（K1）A （K2）B F（L1） （K3）C （K4）D 图3 TTL与或非门 3测试TTL异或门（74LS86）的逻辑功能测试接线如图4所示。测试方法同“与或非”门相同。将测试结果填入真值表3中。并写出输出F的逻辑表达式： F= 表 3 异或门值表 输 入输 出ABF00011011=1 A F B 图4 TTL异或门 4测试TTL与非门电压传输特性1）选用与非门（74LS00），测试接线图如图5所示，Ui直流信号源提供0 +5V可调的直流电压信号（注：TTL门电路输入电压值应在0 +5V）。用万用表分别测量Ui与U0的对应值，并将测试结果填入表4中。2） 根据表4所列的数据点，在图6上画出电压传输特性曲线，并由做图法近似地找出阈值电压Uth= 。 5& +5V 4 U0 3 Ui 2 1 Ui（V） 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2 图 5 TTL与非门 图 6 电压传输特性曲线 表4 输入电压Ui与输出电压U0对应关系Ui（V）00.20.40.60.811.21.41.61.82U0（V）5. 三态门应用1）选用与非门（74LS00）和三态门（74LS125），测试接线图如图7所示。2）A端输入1HZ的方波信号，用指示灯观察输出端F1、F2，并将结果填入表5中。 （） （输入方波） （） （） 图7 测试线路 表5 三态门功能表B控 制输 入输 出1EN1=0AF1 =EN2=1AF2 =0EN1=AF1 =EN2=0AF2 =五、实验报告分析提示整理测试结果，填写真值表及逻辑表达式，绘制与非门的电压传输特征性曲线。六、思考题1 如何用与非门(74LS00)实现非门功能?2. 怎样判断三态门输入是0还是高阻态。实验2 组合逻辑电路一、实验目的1掌握用与非门组成的简单电路，并测试其逻辑功能。2掌握用基本逻辑门设计组合电路的方法。二、实验仪器数字实验箱一台，集成芯片74LS00一块、74LS20三块，导线若干。三、实验原理数字电路按逻辑功能和电路结构的不同特点，可分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路是根据给定的逻辑问题，设计出能实现逻辑功能的电路。用小规模集成电路实现组合逻辑电路，要求是使用的芯片最少，连线最少。一般设计步骤如下：1首先根据实际情况确定输入变量、输出变量的个数，列出逻辑真值表。2根据真值表，一般采用卡诺图进行化简，得出逻辑表达式。3如果已对器件类型有所规定或限制，则应将函数表达式变换成与器件类型相适应的形式。4根据化简或变换后的逻辑表达式，画出逻辑电路。5根据逻辑电路图，查找所用集成器件的管脚图，将管脚号标在电路图上，再接线验证。四、实验内容及步骤用非与门实现异或门的逻辑功能(1) 用集成电路74LS00和74LS20（74LS20管脚见图1所示），按图2连接电路（自己设计接线脚标），A、B接输入逻辑，F接输出逻辑显示，检查无误，然后开启电源。 图1 74LS20集成电路管脚图 (2) 按表1的要求进行测量，将输出端F的逻辑状态填入表内.&ABF& 表1 输出真值表输 入输 出ABF00011011 图 2-电路接线图 (3) 由逻辑真值表，写出该电路的逻辑表达式 2. 用与非门组成“三路表决器”(1) 用74LS00和74LS20组成三路表决器，按图3连接电路（自己设计接线脚标），A，B，C接输入逻辑，F接输出逻辑显示，检查无误，然后开启电源。(2) 按表2的要求进行测量，将输出端F的逻辑状态填入表内。&BCFA 表 2输出真值表 输 入输 出AB 图 3 电路接线图 3. 设计一个“四路表决器”逻辑电路并测试 设计一个四变量的多路表决器。当输入变量A、B、C、D有三个或三个以上为1时，输出F为1；否则输出F为0。(1）根据设计要求列出表3四人表决器真值表。(2)用卡诺图化简逻辑函数，写出逻辑表达，F= 。(3）用74LS20与非门实现“四人表决器”，画出实验电路，标出接线脚并测试，验证所列真值表。表3 四人表决器真值表输 入输 出ABCDF 五 、实验报告分析提示1完成“四路表决器”的逻辑电路设计。2记录实验中出现的问题，并加以总结。六、思考题1. 为什么能够用与非门实现以上组合电路？2. 当需要的或非门没有时，可否用与非门代替？实验3 加法器一、实验目的1掌握用基本逻辑门组成半加器、全加器的方法，并学会对74LS283四位二进制全加器的使用方法2用实验验证所设计电路的逻辑功能.二、实验仪器 数字实验箱一台，集成芯片74LS00、74LS55、74LS283、74LS86各一块，导线若干。三、实验原理计算机完成各种复杂运算的基础是算术加法运算，完成加法运算的电路是加法器。仅完成两个一位二进制数相加的运算称为半加，实现半加的电路称为半加器。当半加器的被加数为A，加数为B，本位的和为S，进位为C，根据真值表可得 S = AB C = AB逻辑电路如图1所示。全加器除了被加数A1和加数B1之外，还加上来自相邻低位的进位C0，本位的和为S1，进位为C1，根据真值表可得 S1 = A1B1C0 C = A1B1 + C0（A1B1）逻辑电路如图2所示。 四、实验内容及步骤1测量半加器的逻辑功能1） 用集成芯片74LS00和74LS86半加器，按图1连接电路，A，B接输入逻辑，S，C接输出逻辑显示，检查无误，然后开启电源。2）按表1的要求进行测量，将输出端S和C的逻辑状态填入表内。 =1&A 表1 半加器真值表 输 入输 出ABSC00011011 S B C 图1 半加器逻辑电路2测量全加器的逻辑功能1） 用集成芯片74LS00、74LS55和74LS86组成全加器，并按图2连接电路，检查线路无误后，再开启电源。2） 按表2的输入要求测量全加器的逻辑功能，将输出端S1和C1的逻辑状态填入表内。=1& 1=11 C0 1/274LS86 S1 A1 B1 74LS55 1/474LS00 C1 图2 全加器逻辑电路 表2 全加器真值表输 入输 出A1B1C0S1C10000010100111001011101113测量四位二进制全加器的逻辑功能1）74LS283集成芯片的电路管脚图见图3所示，CO是向高位的进位，CI是低位来的进位。为了减少输入、输出的接线端，选定A1= A3、A2 = A0、B1 = B3、B2 = B0如图4所示，输入端A1/A3、A2/A0、B1/B3、B2/B0分别接四个输入逻辑电平。C0低位进位输入“1”或“0”（接+5V或地），输出S0、S1、S2、S3、C3分别输出逻辑显示检查线路无误后，然后开启电源。2） 按表3的输入要求进行测量，将测量结果填入表内。 图 3 74LS283四位二进制超前进位加法器 表3 四位二进制全加器真值表输 入输 出CI = 0CI = 1A0/A2B0/B2A1/A3B1/B3C3S3S2S1S0C3S3S2S1S00000000100100011010001010110011110001001101010111100110111101111C3 S3 S2 S1 S0 CI C O CI C O CI C O CI C O 、 C0 A1/A3 A0/A2 B1/B3 B0/B2 图4 四位二进制全加器逻辑电路五、实验报告分析提示整理测试结果，填写真值表及转换表，对结果进行分析讨论。六、思考题1.通过测试74LS283芯片的逻辑功能，说明超前进位加法器的优点。实验4 触发器逻辑功能测试一、实验目的1. 熟悉数字电路实验箱；2. 熟悉和掌握各种触发器的逻辑功能及测试方法；3. 熟悉集成触发器的使用方法。二、实验仪器1. 数字电路实验箱；2. 器件： 74LS00 二输入端四与非门 1片74LS74 双D触发器 1片74LS76 双JK触发器 1片三、实验原理触发器是能够存贮一位二进制数信号的基本逻辑单元电路。根据逻辑功能的不同，可以把触发器分为基本RS触发器、D触发器、JK触发器T和T触发器等 。在实际工作中，集成触发器因其高速性能和使用灵活方便，不仅作为独立的集成器件而被大量使用，而且还是组成计数器、移位寄存器或其它时序逻辑电路的基本单元电路。1. D触发器： 74LS74是带置位和清零的双D型触发器，每个触发器都有一个单独清零“1”输入端并且有Q互补输出。数据输入端D的信息只在时钟脉冲的上升沿被传递到Q端输出。2. J-K触发器：74LS76是带有置位和清零的双JK触发器，每个触发器都有一个单独清零置“1”输入端，有Q互补输出。为下降沿触发型JK触发器。 四、实验内容1. 基本RS触发器功能测试：用两个TTL与非门首尾相接构成的基本RS触发器电路如图4.1所示，按表4.1在输入端加信号，观测并记录触发器的Q端的状态，将结果填入表4.1。,并说明在上述各种输入状态下，触发器执行的是什么功能？图4.1 基本RS触发器表4.1Sd非Rd非Qn+1Qn+1非逻辑功能000110112. D触发器功能测试参看双D型触发器74LS74的逻辑引脚图。Sd、Rd为异步置1端、置0端（或称异步置位、复位端），CP为时钟脉冲端。按表4.2要求进行测试，并记录填表。表4.2Sd非Rd非CPDQn+1Qn+1非01XX10XX00XX111X11上升沿011上升沿13. JK触发器功能测试参看双JK型触发器74LS76的逻辑引脚图。按表4.3要求进行测试，并记录填表。表4.3Sd非Rd非CPJKQn+1Qn+1非01XXX10XXX00XXX11下降沿0011下降沿0111下降沿1011下降沿11111XX4. 触发器功能转换将D触发器和JK触发器转换成T触发器，列出表达式，画出实验电路图；接入连续脉冲，观察各触发器CP及Q端的波形，比较两者的关系。并按表4.4要求进行测试，记录填表。表4.4Sd非Rd非CPTQn+1Qn+1非11有边沿011有边沿1111X五、实验报告要求1. 画出各部分实验接线图，整理实验结果，说明基本RS触发器、D触发器、JK触发器的逻辑功能。2. 叙述各触发器之间的转换方法。实验5 译码器及数据选择器的应用一、实验目的1掌握译码器（74LS138）的逻辑功能和使用方法。2掌握数据选择器（74LS151）的逻辑功能和使用方法。二、实验仪器及器材 数字实验箱一台，集成芯片74LS00、74LS20、74LS138、74LS151各一块，导线若干。三、实验原理译码器和数据选择器都属于中规模集成电路，中规模集成器件多数是专用的功能器件,具有某种特定的逻辑功能,采用这些功能器件实现组合逻辑函数，基本采用逻辑函数对比法。在一般情况下，使用译码器和附加的门电路实现多输出逻辑函数较方便，而使用数据选择器实现单输出逻辑函数较方便。1.译码器一个n变量的译码器的输出包含了n变量的所有最小项.例如,如图5.1.4-1是3线/8线译码器 (74LS138) ，有三个选通端、和，只有当=1、+=0时，译码器才被选通，否则，译码器被禁止，所有的输出端被封锁在高电平。利用选片作用也可以将多片连接起来以扩展译码器的功能。8个输出包含3个变量的全部最小项的译码。表5.1.4-1是3线8线译码器的功能表。用n变量译码器加上输出与非门电路，就能获得任何形式的输入变量不大于n的组合逻辑电路。 图1 74LS138（3线/8线译码器）2.数据选择器一个n个地址端的数据选择器，具有对2 n个数据选择的功能。例如，八选一数据选择器（74LS151），如图2所示，n3，可完成八选一的功能，见表2。由真值表可写出：数据选择器又称多开路开关，其功能是在多路并行传输数据中选通一路送到输出线上。 图2 74LS151（八选一数据选择器） 表2 74LS151功能表控 制输 入输 出 Y 1 0 100 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 四、实验内容1. 三输入变量译码器(74LS138) ）功能测试：地址输入端210是一组三位二进制代码，其中权最高，0权最低。按实验电路图3接线，将实现结果填入功能表3中。 表 3输 入输 出A2 A1 A0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1A2 Y0A1 Y1A0 Y2Y3Y4Sa Y5Sb Y6Sc Y7 74LS138 1图3 电路图）用译码器（74LS138）和与非门（74LS20）实现多输出逻辑函数。首先进行功能设计并确定实验步骤：（1） 将函数1和2化为最小项表达式，并进行变换，即： = m1 + m 2 + m 3 + m 5 = 由3线线译码器功能表可知，每一个输出信号只对应一个最小项，即：则： （2）将输入变量、分别加到译码器的地址输入端210，用与非门作为1、2 的输出门，就可以得到译码器实现1、2 函数的逻辑电路。（3）设计完成电路图4，将测试结果填入真值表4中A2 Y0A1 Y1A0 Y2Y3Y4Sa Y5Sb Y6Sc Y7 & F1 74LS138 1 F2 图 4 电路图真值表4A B CF1F20 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 12八选一数据选择器（74LS151）D0 D1 D2 YD3D4 74LS151D5D6D7S A2 A1 A01）功能测试：测试电路如图5所示，是片选端，0时数据选择器工作，否则被禁止。 2）验证210为000，D0路选通，D0数据由输出：将D0接逻辑电平，当D0的数据输入为0时，应输出0；当D0的数据输入为时，应输出1，这表明输出为D0，其他验证于此类同。 A B C图 5 电路图 表5A B CF00 0 000 0 100 1 000 1 101 0 001 0 101 1 001 1 11 五、实验报告分析提示阅读本实验内容，完成实验内容的电路设计。六、思考题1分析74LS138的、端和74LS151的端的作用。2总结用译码器和多路选择器设计组合电路的方法。实验6 同步计数器一、实验目的1. 熟悉数字电路实验箱；2. 掌握计数器的基本原理；3. 熟悉集成计数器的应用。二、实验仪器1. 数字电路实验箱；2. 器件： 74LS00 二输入端四与非门 1片74LS20 四输入端两与非门 1片74LS161 双JK触发器 2片三、实验原理计数器是一种中规模集成电路，其种类有很多。如果按照触发器翻转的次序分类，可分为同步计数器和异步计数器两种；如果按照计数数字的增减可分为加法计数器、减法计数器和可逆计数器三种；如果按照计数器进位规律又可分为二进制计数器、十进制计数器、可编程N进制计数器等多种。4位二进制同步计数器74LS161图 41 74161芯片引脚图该计数器外加适当的反馈电路可以构成十六进制以内的任意进制计数器。图41中是预置数控制端，D、C、B、A是预置数据输入端，是清零端，EP、ET是计数器使能控制端，RCO是进位信号输出端，它的主要功能有： 异步清零功能 若=0，则输出DCBA=0000，与其它输入信号无关，也不需要CP脉冲的配合，所以称为“异步清零”。 同步并行置数功能在=1，且=0的条件下，当CP上升沿到来后，触发器DCBA同时接收D、C、B、A输入端的并行数据。由于数据进入计数器需要CP脉冲的作用，所以称为“同步置数”，由于4个触发器同时置入，又称为“并行”。 进位输出RCO在=1、=1、EP=1、ET=1的条件下，当计数器计数到1111时RC0=1，其余时候RC0=0。 保持功能在=1，=1的条件下，EP、ET两个使能端只要有一个低电平，计数器将处于数据保持状态，与CP及D、C、B、A输入无关，EP、ET区别为ET=0时进位输出RC00，而EP=0时RC0不变。注意保持功能优先级低于置数功能。 计数功能在=1、=1、EP=1、ET=1的条件下，计数器对CP端输入脉冲进行计数，计数方式为二进制加法，状态变化在DCBA=00001111间循环。四、实验内容1. 验证74LS161的功能表表 41 74LS161的功能表清零预置使能时钟预置数据输出EP ETCPD C B AQD QC QB QA011110111 0 01 1 D C B A 0 0 0 0D C B A保 持保 持计 数2. 通过对74LS161外加适当的反馈电路构成十六进制以内的各种计数器。用反馈的方法构成其它进制计数器一般有两种形式，即反馈清零法和反馈置数法。以构成十进制计数器为例，十进制计数器计数范围是00001001，计数到1001后下一个状态为0000。1) 反馈清零法是利用清除端构成，即：当QDQCQBQA=1010（十进制数10）时，通过反馈线强制计数器清零，如图42(a)所示。由于该电路会出现瞬间1010状态，会引起译码电路的误动作，因此很少被采用。2) 反馈置数法是利用预置数端构成，把计数器输入端ABCD全部接地，当计数器计到1001（十进制数9）时，利用QDQA反馈使预置端=0，则当第十个CP到来时，计数器输出端等于输入端电平，即：QD=QC=QB=QA=0，这样可以克服反馈清零法的缺点，如图42(b)所示。反馈清零(a) 反馈置数(b)图42 用74161构成十进制计数器3. 多片计数器通过级联构成多位计数器。级联可分串行进位和并行进位两种。二位十进制串行进位计数器的级联电路如图43所示，其缺点是速度较慢。图43 串行进位式2位10进制计数器五、实验报告要求1. 画出实验电路图，简述原理(重点说明反馈控制)。2. 根据实验结果，绘制状态图，辅以必要的文字说明。六、思