实验一 译码、显示电路的设计.doc

实验一译码、显示电路的设计一、实验目的1 巩固和加深对MAX+PLUS CPLD开发系统的理解和使用；2 掌握硬件实验装置使用方法；3 掌握综合性电路的设计、仿真、下载、调试方法。二 实验仪器设备1 PC机一台2 EDA教学实验系统，1套3 CPLD实验装置，1套三 实验内容及步骤（一）用VHDL语言设计2-4译码器1、设计输入（1） 开机,进入MAX+PLUS开发系统。（2） 在主菜单中选NEW，从输入文件类型选择菜单中选文本编辑文件输入方式，进行文本编辑, 并输入VHDL程序代码。（3） 打开FILE主菜单，选择SAVE AS，将程序以实体名保存2、电路的编译与适配（1）选择芯片型号选择当前项目文件，将设计所实现的实际芯片进行编译适配，点击AssignDevice菜单选择芯片，如下图1-2对话筐所示。如果此时不选择适配芯片的话，该软件将自动把所有适合本电路的芯片一一进行编译适配，这将耗费你许多时间。该例程中我们选用CPLD芯片来实现，如FLEX8000系列的EPF8282ALC84-4芯片，或FLEX10K系列EPF10K10LC84-4器件。注意：A、根据实验系统进行选择B、只作仿真可以不选器件，让系统自动分配（2）编译适配启动MAX+plus II Compiler菜单，按Start开始编译，并显示编译结果，生成下载文件。如有错误待修改后再进行编译适配，如下图1-3所示。注意，此时在主菜单栏里的 Processing菜单下有许多编译时的选项，视实际情况选择设置。如果说你设计的电路顺利地通过了编译，在电路不复杂的情况下，就可以对芯片进行编程下载，直到设计的硬件实现。为了检验设计的正确性，那么对其仿真就显得非常必要。3、电路仿真与时序分析 MaxplusII教学版软件支持电路的功能仿真（或称前仿真）和时序分析（或称后仿真）。（1）启动MaxplusIIWavefrom editor菜单，进入波形编辑窗口，如下图1-4所示。（2）将鼠标移至空白处并单击右键，出现如下图17所示对话窗口。（3）选择Enter nodes from snf选项并按左键确认，出现下图1-6所示对话筐，单击和按钮，选择欲仿真的管脚。（4）单击按钮，列出仿真电路的输入、输出管脚图，如下图1-7所示。（5）准备为电路输入端口添加激励波形，如下图1-8所示。（6）选择仿真时间：视电路实际要求确定仿真时间长短，如下图所示。（7）保存激励信号编辑结果：使用FileSave或关闭当前波形编辑窗口时见下图1-10对话筐，注意此时的文件名称不要随意改动，单击OK按钮保存激励信号波形。（8）打开MaxplusIISimulator菜单，弹出其对话窗口，如下图1-11所示。（9）确定仿真时间，End Time 为“1”的整数倍。单击Start开始仿真，如有出错报告，请查找原因，一般是激励信号添加有误。如下图1-12所示。（10）观察电路仿真结果，请单击激励输出波形文件图标,如下图1-13所示。（11）从上图可见，我们所设计的电路顺利地通过了仿真，设计完全正确。4、管脚的重新分配与定位首先必须设定所使用的CPLD之型号，选AssignDevice出现如图2-2所示之画面。在此先取消Show Only Fastest Speed Grades的设定，接着在Devices中选EPF8282ALC84-4或EPF10K10LC84-4，再按下OK。前面已选择过器件型号，此步可省略。选AssignGlobal Project Device Options，出现如图1-15之画面，在此可设定电路结构资料加载其SRAM之模式，及其它各特殊接脚之保留而不被设定为一般I/O接脚用。在此设定为被动串行式加载资料及不保留任何特殊接脚端，故所有的选择设定都不予选择，若有打勾则去除。在Configuration Scheme选Passive Serial，接着在Reserve及Tri-State已被选为X者全部去掉，再按下OK。请在AssingGlobal Logic Synthesis项上将其Style选择为Fast模式如图1-16所示，即整个CPLD之组译器要求仿真组合电路功能之设定，全区域之绕线要求则先选择为最快速 FAST之设定，而左下方之装置合成选项设定先只予选择开泄极项，而右下方之自动全区域之专用绕线讯号则可保留全选。选FileProjectSave&Check。若有错误出现，则可能程序错，重新检查修改，再执行Save&Check。执行Save&Check的另一目的是让编译器得到线路中输入输出Pin的名称资料，以便进行Pin的指定；我们必须指定输入输出Pin的位置，使其与实验板上输入输出组件一致。启动MAX+plus II Floorplan Editor菜单命令，（或按快捷图标）出现如图1-18所示的芯片管脚自动分配画面（可在芯片的空白处试着双击鼠标左键，你能发现这样操作可在芯片和芯片内部之间进行切换，可观察芯片内部的逻辑块等）。Floorplan Editor显示的是该设计项目的管脚分配图。这是由软件自动分配的。用户可随意改变管脚分配，以方便与你的外设电路进行匹配。管脚编辑过程如下：A、按下窗口左边的手动分配图标，所有管脚将会出现在窗口。B、用鼠标按住某输入/输出端口，并拖到下面芯片的某一管脚上，松开鼠标左键，便可完成一个管脚的重新分配（可试着在管脚之间相互拖拽，你会觉得非常方便）。在Unassigned Nodes&Pins中逐一地将符号分别为I及O的输入输出Pin，拖拉并放置于如图1-18的对应位置。(注意！若没有出现Node及Pin接脚名称，则在左侧画笔标示图上点按一下就会出现)注意：芯片上有一些特定功能的管脚，进行管脚编辑时一定要注意。另外，在芯片器件选择中，如果选的是Auto，则不允许对管脚进行再分配。当你对管脚进行调二次整以后，一定要再编译一次，否则程序下载以后，其管脚功能还是为当初的自动分配状态。选选FileProjectSave&Compile，出现图1-19之信息，即表示Save&Compile完成。完成Save&Compile后，会在电路图上的相对应Pin上标示出CPLD的接脚。到此我们已经将系统设计完成了,接下来便可将此电路下载到实际的器件中。5、器件的下载编程与硬件实现执行DNLD82(DNLD102为10K10系列)程序后将会出现图1-20之画面。为了增加传输速度及SEEPROM内存录电路架构资料的数量,本系统并不利用MAX+plus中的Programmer功能,而是将CPLD 8282ALC之内部5K8=40K之结构码予以压缩成几佰8或2K8之资料码,经由DNLD82或DNLD102传输到下载板中,要执行时再由器件予以解压缩。首先应正确选择与PC联机之串行埠为COM1或COM2或其它端口，于OPTION功能选项中选择设定如图1-21所示画面。选择设定好COM1或COM2后，可由Dir命令中读取SEEPROM内文件名称目录，也可以用光标选择SEEPROM内文件加载仿真执行。如先前我们已经编译完成PRIMIT文件并选择Add按钮后，屏幕将出现如图1-22所示之画面。请按下按钮。选择Act按钮后，观察设计实现的正确结果。至此，你已经完成了可编程器件的从设计到下载实现的整个过程。（二）7段LED显示译码器的设计1 用VHDL硬件描述7段LED显示器；2 进行电路编译、仿真、下载、调试(方法同上)注意：实验中硬件管脚分配，以及一些难点如数码管、发光管、开关的使用，硬件描述语言等可以参照硬件实验装置的简介。四 实验程序1二-四译码器library ieee;use ieee.std_logic_1164.all;entity mux24 isport(s0,s1:in std_logic;y:out std_logic_vector (3 downto 0);end mux24;architecture one of mux24 issignal ss:std_logic_vector(1 downto 0);beginss=s0&s1;process(s0,s1)beginif ss=00 then y=0001;elsif ss=01 then y=0010; elsif ss=10 then y=0100; else y=1000;end if;end process;end ;2、七段译码器library IEEE;use IEEE.std_logic_1164.all;entity segd isport (x : in std_logic_vector (3 downto 0);EN : in std_logic;s : buffer std_logic_vector (6 downto 0);end entity;architecture bin27seg_arch of segd