计算机组成原理第4章习题指导.pdf

计算机组成原理第 4 章习题 1 第 4 章 存储器 例例 4 1 设 CPU 有 16 根地址线 8 根数据线 并用MREQ作访存控制信号 低电平有效 用WR 作读 写控制信号 高电平为读 低电平为写 现有下列存储芯片 1K 4 位 RAM 4K 8 位 RAM 8K 8 位 RAM 2K 8 位 ROM 4K 8 位 ROM 8K 8 位 ROM 及 74LS138 译码器和 各种门电路 如图 4 1 所示 画出 CPU 与存储器的连接图 要求 Y0 Y7为变量输出端 Y7G1 G2A G2B C B A Y6 Y0 74138译码器 G1 G2A G2B 为控制端 C B A 为变量输入端 1 图 4 1 译码器和门电路 主存地址空间分配 6000H 67FFH 为系统程序区 6800H 6BFFH 为用户程序区 合理选用上述存储芯片 说明各选几片 详细画出存储芯片的片选逻辑图 解 第一步 先将 16 进制地址范围写成二进制地址码 并确定其总容量 1111111111010110 0000000000010110 1111111111100110 0000000000000110 AAAAAAAAAAAAAAAA 0123456789101112131415 第二步 根据地址范围的容量以及该范围在计算机系统中的作用 选择存储芯片 根据 6000H 67FFH 为系统程序区的范围 应选 1 片 2K 8 位的 ROM 若选 4K 8 位或 8K 8 位的 ROM 都超出了 2K 8 位的系统程序区范围 用户程序区 1K 8 位 系统程序区 2K 8 位 计算机组成原理第 4 章习题 2 根据 6800H 6BFFH 为用户程序区的范围 选 2 片 1K 4 位的 RAM 芯片正好满足 1K 8 位的用户程序区要求 第三步 分配 CPU 的地址线 将 CPU 的低 11 位地址 A10 A0与 2K 8 位的 ROM 地址线相连 将 CPU 的低 10 位地址 A9 A0与 2 片 1K 4 位的 RAM 地址线相连 剩下的高位地址与访存控制信号MREQ共同产生存储芯 片的片选信号 第四步 片选信号的形成 由图 4 36 给出的 74138 译码器输入逻辑关系可知 必须保证控制端 G1为高 A2 G 与 B2 G 为 低 才能使译码器正常工作 根据第一步写出的存储器地址范围得出 A15始终为低 A14始终为 高 它们正好可分别与译码器的 A2 G 低 和 G1 高 对应 而访存控制信号MREQ 低电平有 效 又正好可与 B2 G 低 对应 剩下的 A13 A12 A11可分别接到译码器的 C B A 输入端 其输出 4 Y有效时 选中 1 片 ROM 5 Y与 A10同时有效均为低电平时 与门输出选 2 片 RAM 如图 4 2 所示 图中 ROM 芯片的PD progr 端接地 以确保在读出时低电平有效 RAM 芯片的读 写控制端与 CPU 的读 写命令端RW相连 ROM 的 8 根数据线直接与 CPU 的 8 根数据线相连 2 片 RAM 的数据线分别与 CPU 数据总线的高 4 位和低 4 位相连 G1 G2A G2B C B A Y5 Y4 2K 8位 ROM D7D0 1K 4 位 RAM D7D4 1K 4 位 RAM D3D0 A10A0 A9A0A9A0 D3 A14 A15 A12 A11 D7 D4 D0 WR MREQ A13 A10 A9 A0 PD progr 图 4 2 例 4 1 CPU 与存储芯片的连接图 计算机组成原理第 4 章习题 3 例例 4 2 CPU 及其它芯片假设同上题 画出 CPU 与存储器的连接图 要求主存的地址空间满足 下述条件 最小 8K 地址为系统程序区 与其相邻的 16K 地址为用户程序区 最大 4K 地址空间 为系统程序工作区 详细画出存储芯片的片选逻辑并指出存储芯片的种类及片数 解 第一步 根据题目的地址范围写出相应的二进制地址码 1111111111111111 0000000000001111 1111111111111010 0000000000000010 1111111111111100 0000000000000100 1111111111111000 0000000000000000 AAAAAAAAAAAAAAAA 0123456789101112131415 最小 8K 8 位 系统程序区 相邻 16K 8 位用户程序区 最大 4K 8 位 系统程序工作 第二步 根据地址范围的容量及其在计算机系统中的作用 确定最小 8K 系统程序区选 1 片 8K 8 位 ROM 与其相邻的 16K 用户程序区选 2 片 8K 8 位 RAM 最大 4K 系统程序工作区选 1 片 4K 8 位 RAM 第三步 分配 CPU 地址线 将 CPU 的低 13 位地址线 A12 A0与 1 片 8K 8 位 ROM 和两片 8K 8 位 RAM 的地址线相 连 将 CPU 的低 12 位地址线 A11 A0与 1 片 4K 8 位 RAM 的地址线相连 第四步 形成片选信号 将 74138 译码器的控制端 G1接 5V A2 G 和 B2 G 接MREQ 以保证译码器正常工作 CPU 的 A15A14A13分别接在译码器的 C B A 端 作为变量输入 则其输出 0 Y 1 Y 2 Y分别作 ROM RAM1和 RAM2的片选信号 此外 根据题意 最大 4K 地址范围的 A12为高 故经反相后再与 7 Y 相 与 其输出作为 4K 8 位 RAM 的片选信号 如图 4 3 所示 计算机组成原理第 4 章习题 4 A13 5V A14 D7 D0 WR MREQ A15 A12 A11 A0 8K 8位 ROM D7 D0 8K 8位 RAM1 D7 D0 8K 8位 RAM2 D7D0 A12 A0 A12 A0 A12 A0 4K 8位 RAM3 D7 D0 A11 1 A0 G1 G2A G2B C B A Y7 Y1 Y0 Y2 1 PD progr 图4 3 例4 2 CPU与存储芯片的连接图 例例 4 3 设 CPU 有 20 根地址线和 16 根数据线 并用 IO M作访存控制信号 RD为读命令 WR 为写命令 CPU 可通过 BHE 和 A0来控制按字节或字两种形式访存 如表 4 1 所示 要求采用图 4 4 所示的芯片 门电路自定 试回答 表4 1 例4 3CPU访问形式与BHE和A0的关系 BHE A0 访问形式 0 0 字 0 1 奇字节 1 0 偶字节 1 1 不访问 1 CPU 按字节访问和按字访问的地址范围各是多少 2 CPU 按字节访问时需分奇偶体 且最大 64KB 为系统程序区 与其相邻的 64KB 为用户 程序区 写出每片存储芯片所对应的二进制地址码 3 画出对应上述地址范围的 CPU 与存储芯片的连接图 计算机组成原理第4章习题 5 OE CE PGM OE CE WE 2B G 7 Y 6 Y 2A G 0 Y 图4 4 例4 3芯片 解 1 CPU 按字节访问的地址范围为 1M CPU 按字访问的地址范围是 512K 2 由于 CPU 按字节访存时需区分奇偶体 并且还可以按字访问 因此如果选 64K 8 位 的芯片 按字节访问时体现不出奇偶分体 如果选 32K 16 位的芯片 虽然能按字访问 但满足 不了以字节为最小单位 故一律选择 32K 8 位的存储芯片 其中系统程序区 64KB 选两片 32K 8 位 ROM 用户程序区 64KB 选两片 32K 8 位 RAM 它们对应的二进制地址范围是 A19 A15 A11 A7 A3 A0 00000000000000001111 11111111111111111111 00000000000000000111 11111111111111110111 该题的难点在于片选逻辑 由于 CPU 按字访问还是按字节访问受 BHE 和 A0的控制 因此可 用 BHE 和 A0分别控制 138 译码器的输入端 B 和 A 而 A15 A1与存储芯片的地址线相连 余下 的 A16接 138 的输入端 C A19 A18 A17作为与门的输入端 与门输出接至 138 译码器的 G1端 A2 G 和 B2 G 与 IO M相连 以确保 138 正常工作 具体连接图如图 4 5 所示 64K 8 位 ROM 其中 1 片 32K 8 位 奇 1 片 32K 8 位 偶 64K 8 位 RAM 其中 1 片 32K 8 位 奇 1 片 32K 8 位 偶 计算机组成原理第4章习题 6 ROM1 G1 2B G C B A 6 Y 1 Y 0 Y 2A G ROM2 OE CE RAM1 OE CE WE RAM2 OE CE WE A15 A1 A0 A16 D7 D0 WR 4 Y 2 Y 5 Y RD D8 D15 BHE A17 A18 A19 IO M PGM VCCVCC 1 CPU 1 1 1 PGMCE OE 图4 5 例4 3 CPU与存储芯片的连接图 图中译码器输出 4 Y有效时 同时选 ROM1和 ROM2 CPU 以字形式访问 5 Y有效时选 ROM1 奇体 6 Y有效时选 ROM2 偶体 CPU 以字节形式访问 同理译码器输出 0 Y控制 CPU 可 按字形式访问 RAM1和 RAM2 1 Y和 2 Y分别按字节访问 RAM1 奇体 和 RAM2 偶体 CPU 的读命令RD直接和 ROM RAM 的OE 允许输出端 相连 CPU 的写命令WR直接和 RAM 芯 片的WE 允许写输入端 相连 ROM 芯片的PGM端低电平时可编程 接高电平 VCC时可按只读 方式工作 CE为片信号 分别与不同的译码输出端相连 例例 4 4 已知接收到的海明码为 0110101 按配偶原则配置 试问欲传送的信息是什么 解 由于要求出欲传送的信息 必须是正确的信息 因此不能简单地从接收到的 7 位海明码中去 掉 C1 C2 C4三位检测位来求得 首先应该判断收到的信息是否出错 纠错过程如下 P1 1 3 5 7 1 P2 2 3 6 7 1 P4 4 5 6 7 0 所以 P4P2P1 011 第 3 位出错 可纠正为 0100101 故欲传送的信息为 0101 例例 4 5 按配奇原则配置 1100101 的汉明码 解 计算机组成原理第4章习题 7 根据 1100101 得n 7 根据 2k n k 1 可求出需增添k 4 位检测位 各位的安排如下 二进制序号 1 234567891011 海明码 C1 C21C4100C8101 按配奇原则配置 则 C1 119753 1 C2 1110763 1 C4 765 0 C8 11109 1 故新配置的汗明码为11101001101 例例 4 6 设有四个模块组成的四体存储器结构 每个体的存储字长为32位 存取周期为200ns 假设数据总线宽度为32位 总线传输周期为50ns 试求顺序存储和交叉存储的存储器带宽 解 顺序存储 高位交叉编址 和交叉存储 低位交叉编址 连续读出4个字的信息量是32 4 128位 顺序存储存储器连续读出4个字的时间是200ns 4 800ns 8 10 7s 交叉存储存储器连续读出4个字的时间是200ns 50ns 4 1 350ns 3 5 10 7s 顺序存储器的带宽是128 8 10 7 16 107bps 交叉存储器的带宽是128 3 5 10 7 37 107bps 例例 4 7 假设CPU执行某段程序时 共访问Cache 2000次 访问主存50次 已知Cache的存 取周期为50ns 主存的存取周期为200ns 求Cache 主存系统的命中率 效率和平均访问时间 解 1 Cache的命中率为2000 2000 50 0 97 2 由题可知 访问主存的时间是访问Cache时间的4倍 200 50 4 设访问Cache的时间为t 访问主存的时间为4t Cache 主存系统的访问效率为e 则 100 的时Cache访问 平均访问时间 间 e 7 91 100 4 97 01 97 0 tt t 3 平均访问时间 50ns 0 97 200ns 1 0 97 54 5ns 例例 4 8 假设主存容量为512KB Cache容量为4KB 每个字块为16个字 每个字32位 计算机组成原理第4章习题 8 1 Cache地址有多少位 可容纳多少块 2 主存地址有多少位 可容纳多少块 3 在直接映射方式下 主存的第几块映射到Cache中的第5块 设起始字块为第1块 4 画出直接映射方式下主存地址字段中各段的位数 解 1 根据Cache容量为4KB 212 4K Cache地址为12位 由于每字32位 则Cache 共有4KB 4B 1K字 因每个字块16个字 故Cache中有1K 16 64块 2 根据主存容量为512KB 219 512K 主存地址为19位 由于每字32位 则主存共 有512KB 4B 128K字 因每个字块16个字 故主存中共128K 16 8192块 3 在直接映射方式下 由于Cache共有64块 主存共有8192块 因此主存的5 64 5 2 64 5 213 64 5块能映射到Cache的第5块中 4 在直接映射方式下 主存地址字段的各段位数分配如图4 6所示 其中字块内地址为6 位 4位表示16个字 2位表示每字32位 缓存共64块 故缓存字块地址为6位 主存字块标 记为主存地址长度与Cache地址长度之差 即19 12 7位 图4 6例4 8主存地址各字段的分配 例例 4 9 假设主存容量为512K 16位 Cache容量为4096 16位 块长为4个16位的字 访 存地址为字地址 1 在直接映射方式下 设计主存的地址格式 2 在全相联映射方式下 设计主存的地址格式 3 在二路组相联映射方式下 设计主存的地址格式 4 若主存容量为512K 32位 块长不变 在四路组相联映射方式下 设计主存的地址格 式 解 1 根据Cache容量为4096 212字 得Cache字地址为12位 根据块长为4 且访存地址 为字地址 得字块内地址为2位 即b 2 且Cache共有4096 4 1024 210块 即c 10 根据 计算机组成原理第4章习题 9 主存容量为512K 219字 得主存字地址为19位 在直接映射方式下 主存字块标记为19 12 7 主存的地址格式如图4 7 a 所示 2 在全相联映射方式下 主存字块标记为19 b 19 2 17位 其地址格式如图4 7 b 所示 3 根据二路组相联的条件 一组内有2块 得Cache共分1024 2 512 2q组 即q 9 主 存字块标记为19 q b 19 9 2 8位 其地址格式如图4 7 c 所示 4 若主存容量改为512K 32位 即双字宽存储器 块长仍为4个16位的字 访存地址 仍为字地址 则主存容量可写为1024K 16位 得主存地址为20位 由四路组相联 得Cache 共分1024 4 256 2q组 即q 8 对应该条件下 主存字块标记为20 8 2 10位 其地址格式 如图4 7 d 所示 a 直接映射方式主存地址格式 b 全相联映射方式主存地址格式 c 二路组相联映射方式主存地址格式 d 四路组相联双字宽主存地址格式 图4 7 例4 9主存地址格式 例例 4 10 假设Cache的工作速度是主存的5倍 且Cache被访问命中的概率为95 则采用 Cache后 存储器性能提高多少 解 计算机组成原理第4章习题 10 设Cache的存取周期为t 主存的存取周期为5t 则系统的平均访问时间为 ta 0 95 t 0 05 5t 1 2t 性能为原来的5t 1 2t 4 17倍 即提高了3 17倍 例例 4 11 设某机主存容量为16MB Cache的容量为8KB 每字块有8个字 每字32位 设 计一个四路组相联映象的Cache组织 要求 1 画出主存地址字段中各段的位数 2 设Cache初态为空 CPU依次从主存第0 1 2 99号单元读出100个字 主存 一次读出一个字 并重复此次序读10次 问命中率是多少 3 若Cache的速度是主存速度的5倍 试问有Cache和无Cache相比 速度提高多少倍 4 系统的效率为多少 解 1 根据每个字块有8个字 每个字32位 得出主存地址字段中字块内地址字段为5位 其中3位为字地址 2位为字节地址 根据Cache容量为8KB 213B 字块大小为25B 得Cache共有28块 故c 8 根据四路 组相联映象2r 4 得r 2 则q c r 8 2 6位 根据主存容量为16MB 224B 得出主存地址字段中主存字块标记为24 6 5 13位 主存地址字段各段格式如图4 8所示 图4 8 例4 11主存地址字段 2 由于每个字块中有8个字 而且初态Cache为空 因此CPU读第0号单元时 未命中 必须访问主存 同时将该字所在的主存块调入Cache第0组中的任一块内 接着CPU读1 7号 单元时 均命中 同理CPU读第8 16 96号单元时均未命中 可见CPU在连续读100个 字中共有13次未命中 而后9次循环读100个字全部命中 命中率为 9870 10100 1310100 3 根据题意 设主存存取周期为5t Cache的存取周期为t 没有Cache的访问时间为5t 1000 有Cache的访问时间为t 1000 13 5t 13 则有Cache和没有Cache相比 速度提高 计算机组成原理第4章习题 11 的倍数为 7531 135 13 1000 10005 tt t 4 根据 2 求得的命中率0 987 主存的存取周期为5t Cache的存取周期为t 得系统 的效率为 95 100 5 987 01 987 0