数字电子技术课程FPGA设计及其报告.doc

浙江万里学院电子信息学院课程设计报告数字电子技术课程设计报告题 目：基于FPGA的数字频率计设计学 年：2010-2011 学 期： 二专 业：电气工程及其自动化 班 级：学 号： 姓 名： 指导教师： 时 间： 11 年 2 月 28 日 11 年 3 月 3 日浙江XXX学院电子信息学院目 录1 设计任务与要求12 系统设计总体方案13 各模块电路具体实现23.1 时钟分频模块23.2 时序控制模块33.3 计数模块43.4 锁存模块63.5 显示译码模块74 设计测试结果85 总结9附录1091 设计任务与要求本课题要完成的设计任务与要求如下：（1）、设计一个六位数的数字频率计。测量范围要求在0999999Hz;（2）、需要设计五个模块电路，分别为：计数模块，译码显示模块，时序控制模块，分频模块，锁存模块；（3）、应用FPGA器件，通过Quartus软件（EP2C5T144C8）以原理图输入方式设计系统电路，根据设计要求选择可编程逻辑器件作为目标器件，应用Quarter软件进行系统开发设计。2 系统设计总体方案根据设计任务与要求，数字频率计系统主要有：计数模块、锁存模块、译码显示模块、时序控制模块、分频模块等电路模块组成，其系统组成框图如图21所示。图21 数字频率计系统设计组成框图各模块电路设计的主要思路和具体方案如下：（1）、计数模块：本模块主要实现六位数码管的十进制数的计数。可以通过常用的数字计数器来设计。如：74HC192、74161、74HC390等。本设计模块需要六个常用的计数器来实现个位到十万位的计数。 ；（2）、锁存模块：本模块主要实现对计数值的锁存功能。可以选用常用的触发器。如D触发器、RS触发器；或者，可以选用常用的锁存器来实现该功能；（3）、译码显示模块：本模块主要实现对计数模块的测量值以十进制数来显示，本系统选用共阴极数码管来作为显示器件，这里我们选用74HC138作为译码驱动器件；（4）、时序控制模块：本模块主要实现系统内部的各个模块协的调工作，主要产生三个控制信号：一秒钟的计数控制信号、锁存器的开启信号、计数器清零信号；（5）、分频模块：本模块主要实现将50MHz的时钟信号转换成1Hz的时钟信号。这里选用Verilog硬件描述语言来设计该模块电路。3 各模块电路具体实现3.1 时钟分频模块根据整个系统中各模块电路的需求，本模块主要实现将EDA实验板上50MHz晶振产生的时钟脉冲经过分频得到1Hz的时钟信号，考虑到应用触发器或计数器来设计，电路实现比较困难和繁琐，因此选择应用Verilog硬件描述语言来设计设计本模块电路，具体程序如下：module clk_div(CLK_in,CLK_out); input CLK_in; output CLK_out; reg CLK_out; reg25:0 temp; always (posedge CLK_in) begin if(temp=25000000) begin temp=0; CLK_out= CLK_out; end else temp=temp+1; end endmodule经过QuartusII软件综合后，电路的模块图如图3.11所示。图3.11 时钟分频模块电路图3.2 时序控制模块为了实现计数模块的计数和清零功能和锁存器的锁存开启功能可以在整个系统中协调工作，本模块电路采用QuartusII软件，以原理图的形式编辑，主要选用了T触发器将1Hz脉冲信号转换成0.5Hz，TH为1秒的脉冲来作为计时器使能脉冲；经非门产生与计数使能脉冲相反的0.5Hz脉冲作为锁存器开启脉冲；将1Hz脉冲与0.5Hz脉冲经与门产生一个占空比为1/4，频率也为0.5Hz的脉冲信号作为计数器清零信号。具体电路原理图如图3.21所示。电路产生的时序波形图如图3.22所示。图3.21 时序控制模块电路原理图（1）En_jishu 引脚输出的是0.5Hz的时钟信号，也就是控制计数器的1秒钟时钟信号；（2）LOCK_EN 引脚输出的是0.5Hz的锁存器的开启信号；（3）qingling 引脚输出的是占空比为1：4且频率也为0.5Hz的时钟信号。图3.22 系统时序波形图3.3 计数模块根据设计要求要实现六位数的测量所以这里要求设计一个六位数的计数器，本模块电路选用74HC192来设计这个计数器在本设计中将计数模块设计成两成，第一层是将两个74HC192组合连接做成两位数的计数器；第二层将三个第一层的组合模块器件组合在一起这样就有六个74HC192就实现了六位十进制数的计数。第一层电路原理图如图3.31所示。；该层应用QuartusII软件创建的完整的模块图如图3.32所示。图3.31 计数第一层电路原理图图3.32第一层层电路模块图第二层原理图如图3.33所示；图3.33 计数器第二层原理图该层应用QuartusII软件创建的完整的模块图如图3.34所示。图3.34 计数器第二层模块图计数器模块仿真时序图如图3.35所示。图3.35 计数模块仿真时序图标注：由于仿真时间长，无法看到整个过程这里就截取数值为“099635“附近的仿真结果。3.4 锁存模块本模块主要完成对计数器的计数值的锁存功能，由于被测脉冲是不间断的，计数器会不断的计数循环没有一个固定的值，所以需要设计一个锁存模块来对计数器的计数值进行锁存，应用D触发器可以就可以实现数值的锁存功能，本模块采取将24个D触发器和在一起对计数器的产生的24位二进制数尽心锁存的理念设计了一个锁存模块，具体电路原理图如图3.41所示。应用QuartusII软件创建的完整的模块图如图3.41所示。图3.41 四位二进制数的锁存电路原理图应用QuartusII软件创建的完整的模块电路图如图3.42所示。图3.42 24位二进制数的锁存电路模块图3.5 显示译码模块根据EDA实验板上现有的数码管，只有7SLEDA、7SLEDB两个共阴数码管没有接译码驱动器件的，其余的四个数码管都已经现有接了CD4511。所以本设计中只需做两位数的译码驱动。本模块主要实现实两位数的译码显示，由于EDA实验板中是共阴的数码管，所以需要共阴译码驱动器件，这里应用74HC48来实现该设计中的译码显示，具体电路原理图如图3.51所示。图3.51 两位共阴数码管的译码驱动电路原理图应用QuartusII软件创建的完整的模块电路图如图3.52所示。图3.52 完整的译码模块器件译码模块时序仿真图如图3.53所示。图3.53 译码模块时序仿真图DD2对应输入端H、DD1对应输入端D。当H为1，D为1时；DD2为（011000）即为数码管显示“1”，DD1为（1111110）也就是数码管显示“0”。4 设计测试结果根据书本中芯Cyclne系列的EP2C5T144C8芯片的引脚分配列表对所有引脚进行PIN脚设置，50MHz信号就由EDA实验板上的50MHz晶振产生，引脚标号为“17“；被测信号由EDA实验板上的3.768KHz产生，经过4060分频产生4Hz、64Hz、128Hz、256Hz、512Hz、1024Hz、2048Hz、引脚编号为”88“，不同频率之间的转换用EDA实验板上的跳针来实现。最后下载到实验板上。本次下载用EDA实验板上的临时下载口下载，断电后就会被清除。测试结果当跳针在4Hz时数码管上显示”000004“左右、当跳针在512Hz时数码管显示”000512“左右数据有误差产生的原因可能有以下几点：（1） EDA实验板上的晶振产生的脉冲频率不稳定；（2） EDA实验板上脉冲经过4606分频后脉冲变得不稳定；（3）本设计中有很多的门电路，可能各个门电路上有延时。5 总结在为期四天的课程设计中我受益良多，首先，在一个月的寒假中我对Quartus已经遗忘了很多，在这次的课程设计中我有加深了对Quartus软件了解，更加熟悉了对Quartus软件的操作，在这次设计中又学会了一些新的操作方法，比如分层设计、分模块的设计方法、总线的连接方法等等。这让设计的条理变得更加清晰、方向更加明确、而且遇到错误查找起来更方便。不会像以前一样一旦有错误就要满设计的找，像个无头苍蝇一样。其次，在这次设计中我选用了74HC192来设计计数模块，这就让我更加清楚明白74HC192的功能，对其的引脚的功能更加清楚了。比如：CLR 清零、LD预置数、UP端加法计数脉冲接口、Down减法计数脉冲接口。CON 进位端，当74HC192计数到9时CON端就会产生一个低电平，BON端 借位端，当74HC129减到0时BON端就会产生一个低电平等等。同时对该芯片的功能表也更加了解了，这次设计中也让我对D触发器和T触发器进行了一次复习。最后，这次设计不仅仅学会了对课程的设计，也同样知道了一些对今后学的设计，对生活的设计。在课程设计中，我们要先想好总的框架图，然后在细分到各个模块，再在各个模块中进行分设计，最后在综合在一起，这样就条理更清晰，不容易出差错。这和学习和生活