PLL 锁定时间测量.docx

PLL的锁定时间是PLL的一个重要参数，它决定了PLL的输出能从一个频点快速跳变到另一个频点的能力。锁定时间的测量有两种方法，一种是频域的方法，典型的仪器是Agilent的信号源分析仪E5052，另一种是时域的方法，典型的仪器是实时示波器。示波器的使用可能大家更熟悉一些，下面以Agilent示波器为例，看一下如何进行PLL锁定时间的测量。 典型的PLL电路原理如下：给定一个参考频率Fin，PLL应该可以通过设置N和M的值来控制VCO产生需要的输出频率。当Fin或N/M值有变化时，VCO的输出频率应该能快速稳定到期望的输出频率，从输入变化到VCO稳定到新的频率点的时间就是VCO的锁定时间。 为了方便测试，我们假定可以改变PLL的输入信号频率并可以同时观测到输入信号和输出信号。测试组网如下。 控制信号的输出通过功分器分成2路，一路送正弦波信号源控制产生频率跳变，另一路送示波器进行触发。正弦波信号源在控制信号的控制下产生频率跳变，输出信号也通过功分器分成2路，一路送被测PLL的输入端，另一路送示波器。PLL的输出也送入示波器。测试步骤：1/ 打开示波器的抖动测量功能，对PLL输入信号(通道2)进行周期测量（周期的变化就反映了输入信号频率的变化），得到输入信号周期随时间的变化曲线（通道4）。从通道4的波形明显可以看到PLL输入信号频率随时间的变化。 测量出从控制信号加上到PLL输入信号改变的时间T1。这是正弦波信号源本身锁相环的锁定时间。注意事项：测试中要求正弦波信号源本身锁相环的锁定时间要快于被测锁相环的锁定时间。如果正弦波信号源本身锁相环稳定时间较长的话，T1的测量会有较大误差，造成最后测试结果不准确。2/ 用同样方法对PLL输出信号(通道3)进行周期测量（周期的变化就反映了输入信号频率的变化），得到输出信号周期随时间的变化曲线。测量出从控制信号加上到PLL输出信号改变并稳定的时间T2。是否稳定的判别标准是输出信号频率是否落入期望的区间内。3/ (T2-T1)就是被测锁相环的锁定时间。锁相环从一个指定频率跳变到另一个指定频率（在给定的频率误差范围内）所用的时间就是锁定时间。频率跳变的步长取决于PLL频率合成器工作在限定的系统频带上所能达到的最大的频率跳变能力。例如，GSM-900，频率步长最大为45MHz，而GSM-1800为95MHz。容许的频率误差分别为90Hz 和180Hz。PLL频率合成器必须在小于1.5 个时隙（GSM的一个时隙是577us）内达到锁定。锁定时间还需要另外一个指标来度量，即PLL频率合成器输出达到给定相位误差范围所用的时间。降低锁相环的锁定时间的方法有很多，我就简单的说几种吧！有一种是动态地调整带宽，当相位误差大时, 增加带宽以加快锁定速度; 当相位误差小时, 减少带宽以提高抖动性能，但是, 由于相位误差只表示了相位的超前或落后程度, 并不代表频率误差的大小, 因此在锁定过程中,相位误差和频率误差的不一致变化将会导致带宽的错误调整, 进而影响锁定时间，我看过一个文献里把提出了一个锁定时间为7个参考时钟周期的锁相环, 但锁定方法高度依赖提出的数控振荡器结构,所以很难应用于其他数控振荡器结构.还有一种是借助数字鉴相鉴频器结构以及动态增益调整以达到快速锁定的目的. 二分法也广泛应用于快速锁定的数控锁相环中其最长锁定时间成比例为数控振荡器中频率点的个数) . 因此, 设计时必须在频率范围、数控振荡器增益以及锁定时间之间做出折中选择。但是都是各有各的优点，各有各的缺点。一般为了缩短锁定时间，而要在锁相环的各个部分都要进行设计，非常麻烦的，但是为了提高性能，也只能不断的改善了，目前在这方面的论文很多，但是有用的倒是不多。在插上一句，测量锁定时间是使用频谱仪，将频谱仪span 调整为0，即观察时域信号。如从频率f1跳变到频率f2，将频谱仪频率调整到f2 后将span 设置为0。将扫描时间设置为与锁定时间相当的数量级，例如50us，100us 等；并设置频谱仪Trigger 为Video，门限可设置为-30dBm或-40dBm。控制PLL输出从f1 到f2 跳变，这是可在频谱仪上观察到输出锁定的时域变化曲线。时钟速度的提高和更严格的信号时序增加了对精准的高频模块的需求。PLL（锁相环）基于输入信号生成高频输出信号，是一种备受欢迎的用于产生高频信号的电路。当PLL参考时钟和PLL反馈时钟的频率和相位相匹配时，PLL则被称为是锁定状态。达到锁定状态所需的时间称为锁定时间，这是PLL设计最关键的参数之一。因此，需要非常精确地加以测量。图1显示了PLL及其组件的简化框图。图1在锁相环中，VCO信号被划分并发回与参考信号进行比较。PLL锁定时间是通电后，PLL需要与相匹配（PLL参考时钟和PLL反馈时钟之间）产生目标频率的时间。图2显示在反馈时钟和参考时钟的频率相同时，锁定信号为高。图2反馈时钟和参考时钟的频率相同时，PLL锁定信号为高PLL的设计通常采用一种方式，让锁定时间尽可能短，同时仍然提供尽可能高的稳定性。取决于参考频率的范围，实现锁定状态所花费的时间有所不同，如图3.图3锁定时间行为与参考频率关系是线性正比的。你可以根据可用资源使用以下任何方法。方法1：PLL电源开启，锁定位断言/去断言PLL电源开启时，GPIO（通用输入输出）引脚翻转。然后，锁定位轮询检查锁定状态是否已经实现。当锁定位被断言/去断言时，相同的GPIO引脚再次触发，如图4.该GPIO的脉冲宽度就是PLL锁定时间。如果无法访问PLL时钟输出，可以使用这一方法。图4 PLL电源开启到锁定位断言/去断言不幸的是，这种方法不是很精确，因为在锁位设置后，有一定锁定时间的设计裕量。方法2：PLL电源开启到预期VCO时钟输出如果PLL VCO（压控振荡器）的时钟输出垫没有锁位门控（不论PLL锁定位处于何种状态，时钟输出垫都驱动VCO时钟），则此方法会奏效。由于VCO时钟输出垫没有锁位门控，我们可以直接观察VCO输出。在此方法中，我们测量PLL电源开启时间到获得所需VCO输出频率的时间之间的时间间隔，如图5.这个时间就是锁定时间。可以通过手动放置每个循环的光标，直到观察到恒定频率，从而测量示波器所需的PLL频率输出。图5在这个应用中，锁定时间是PLL电源开启到预期VCO时钟输出时间。方法3：PLL电源开启到预期PLL反馈时钟输出如果PLL VCO（压控振荡器）时钟输出垫有锁位门控（时钟输出垫只有在获得PLL锁定时方驱动VCO时钟），并且不论PLL锁定位状态如何，时钟输出垫都有反馈时钟信号，则可使用这一方法。在这个方法中，测量的是PLL电源开启到其所需的反馈频率（同基准频率）时间之间所花的时间，如图6.这个时间就是锁定时间。图6 PLL锁定时间为PLL电源开启到预期PLL反馈时钟输出的时间。方法4：PLL电源开启到锁定垫断言/去断言如果PLL VCO时钟输出垫有锁位门控，就无法选择让PLL反馈时钟信号到垫上，但锁定垫可以用硅，就可以使用这个方法。在这里，测量的是PLL电源开启的时间，和锁定垫被断言/解除断言的时间，如图7（在此，板上的可用锁定垫受到监控，锁定位不用GPIO轮询）。这个时间是锁定时间。这种方法是精准的，因为锁定信号直接来自PFD，因此没有附加的延迟。图7.PLL锁定时间是PLL上电锁