基于FPGA的交通灯(verilog).doc

基于同步FSM交通信号控制器试验目的1、进一步熟悉FSM原理；2、交通信号控制逻辑的抽象建模方法；3、掌握同步有限状态机的置位与复位方法；3、掌握编写可综合的FSM一般指导原则；试验原理Verilog HDL和VHDL行为描述用于综合还只有十年的历史，可综合风格的VerilogHDL和VHDL的语法只是它们各自语言的一个子集；HDL的可综合性研究近年来非常活跃，可综合子集的国际标准目前尚未最后形成，因此，各厂商的综合器所支持的HDL子集也略有不同；对于有关可综合的VerilogHDL的内容我们只着重于介绍RTL、算法级和门级结构的描述；把一个时序逻辑抽象成一个同步有限状态机是设计可综合VerilogHDL模块的关键。有限状态机是设计各种时序逻辑电路的关键。具体的有限状态机的原理可以参看试验七有关原理的介绍。下面介绍一般的可综合有限状态机的编写原则n 每个always块只能有一个事件控制(event_expression)，而且要紧跟在always关键字后面；n always可以表示时序逻辑或者组合逻辑；也可以用always块既表示电平敏感的锁存器又同时表示组合逻辑；n 带有posedge或negedge关键字的事件表达式表示边沿触发的时序逻辑，没有posedge或negedge关键字的表示组合逻辑或者电平敏感的锁存器，或者两者都表示；n 每个表示时序的always块只能由一个时钟跳变沿 触发，置位和复位最好也由该始终跳变沿触发；n 每个在always块中赋值的信号必须定义为reg类型或者整型；n Always块中应该避免组合反馈回路；实验步骤和实验内容1、本试验交通信号控制灯的逻辑关系该交通信号灯控制器用于控制一条主干道与一条乡村公路的交叉口的交通(如图8-1所示)，它必须具有下面的功能；由于主干道上来往的车辆较多，因此控制主干道的交通信号灯具有最高优先级，在默认情况下，主干道的绿灯点亮；乡村公路间断性地有车经过，有车来时乡村公路的交通灯必须变为绿灯，只需维持一段足够的时间，以便让车通过。只要乡村公路上不再有车辆，那么乡村公路上的绿灯马上变为黄灯，然后变为红灯；同时，主干道上的绿灯重新点亮；一传感器用于监视乡村公路上是否有车等待，它向控制器输入信号X；如果X=1，则表示有车等待，否则X=0；当从S1状态转换到S2 状态，从S2状态转换到S3 状态，从S3状态转换到S4 状态，从S4状态转换到S20状态时，具有一定的延时；2、试验内容1）从以上实际交通信号控制问题抽象逻辑关系；2）画出状态转换图；2）设计Verilog代码；TO START:实验代码/基于同步FSM交通信号灯控制器define TRUE 1b1define FALSE 1b0/延迟define Y2RDELAY 3define R2GDELAY 2module sig_control(hwy,cntry,X,clock,clear);output1:0hwy,cntry;reg1:0hwy,cntry;input X;input clock,clear;parameter RED=2d0, YELLOW=2d1, GREEN=2d2;parameter S0 =3d0, S1 =3d1, S2 =3d2, S3 =3d3, S4 =3d4;reg2:0 state;reg2:0 next_state;always(posedge clock) if(clear) state=S0; else state=next_state; always(state) begin hwy =GREEN; cntry =RED; case (state) S0: ; S1:hwy =YELLOW; S2:hwy =RED; S3: begin hwy = RED; cntry = GREEN; end S4: begin hwy =RED; cntry =YELLOW; end endcase end always(state or X) begin case(state) S0: if (X) next_state =S1; else next_state = S0; S1:begin repeat(Y2RDELAY)(posedge clock); next_state = S2; end S2:begin repeat(R2GDELAY)(posedge clock); next_state = S3; end S3: if (X) next_state =S3; else next_state = S4; S4:begin repeat(Y2RDELAY)(posedge clock); next_state = S0;