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文档简介

EDA技术与应用实验报告 一、 实验目的1、学习利用顺序语句描述电路的方法。2、学习进程、常用顺序语句的使用。3、掌握分频电路的设计；掌握利用不完整条件语句构成时序逻辑电路的方法。二、 实验内容1、设计三位计时器，计时范围0时-9分59秒，要求电路具有启动，停止，复位三个按钮，时钟频率为1HZ，要求计时器的时间能在数码管上显示。2、在上述计时电路设计的基础上，修改VHDL代码，要求只用一个按钮轮流实现启动、停止按钮，若连续按该键超过2秒，电路就复位。3、利用实验箱验证所设计电路的正确性。三、 实验原理1、实验框图：Clk sec130Clr sec030Start min0 30Stop 四、 实验代码 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock is port(clk,clr,start,stop:in std_logic; sec0,sec1,min0:out std_logic_vector(3 downto 0);end;architecture rhg of clock is begin process(clk,clr,stop,start) variable temp1:integer range 0 to 10;variable temp2:integer range 0 to 6;variable temp3:integer range 0 to 10;beginif(clr=1)thentemp1:=0;temp2:=0;temp3:=0;elsif(stop=1)thentemp1:=temp1;temp2:=temp2;temp3:=temp3;elsif(clkevent and clk=1)thenif(start=1)thentemp1:=temp1+1; if(temp1=10)thentemp1:=0;temp2:=temp2+1;if(temp2=6)thentemp2:=0;temp3:=temp3+1;if(temp3=10)thentemp3:=0;end if;end if;end if;end if;end if; case temp1 iswhen 0=sec0sec0sec0sec0sec0sec0sec0sec0sec0sec0null; end case; case temp2 iswhen 0=sec1sec1sec1sec1sec1sec1sec1null; end case; case temp3 iswhen 0=min0min0min0min0min0min0min0mi
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