数字系统设计技术实验报告模板.doc

数字系统设计技术实验报告 专 业： 班 级： 姓 名： 学 号： 实验一：一位全加器设计一、 实验目的熟悉QuartusII软件的使用，学会用原理图输入法设计逻辑电路，进一步巩固全加器原理及其EDA实现。二、 一位全加器原理电路示意图如下所示：A、B、Sum均为四位矢量信号。ABCoFulladderCiSumSumi=AiBiCiiCoi=AiBi+(Ai+Bi)Cii三、 设计过程与步骤此处从建立工程直到原理图设计完成，以及编译综合和仿真的详细步骤要写上。从QuartusII软件实际操作界面中截图。四、 仿真结果五、 实验总结此处主要写实验中遇到的问题，解决的方法。实验二：数值比较器设计一、 实验目的巩固QuartusII软件的使用，熟悉Verilog HDL程序结构，学会用文本输入法设计逻辑电路。二、 数值比较器原理根据两位二进制数的大小得到对应的比较结果，其电路示意图及电路特性表为：比较器电路示意图 比较器特性表 A B A B 0 00 1 00 11 0 01 00 0 11 10 1 0三、 程序四、 仿真结果五、 实验总结实验三：四选一数据选择器设计一、实验目的掌握Verilog语言中的case语句、if-else语句。二、四选一数据选择器原理 电路功能表及其电路图如下：电路功能表 D0D1YMux4-1A1D2D3A0A1 A0Y0 0D00 1D11 0D21 1D3三、程序四、 仿真结果五、 实验总结实验四：8/3优先编码器设计一、 实验目的掌握VerilogHDL语言中的if条件语句和always模块的使用。二、8/3优先编码器原理电路功能表及其电路图如下：电路功能表 三、 程序四、 仿真结果五、 实验总结实验五：十六进制加/减可逆计数器设计一、 实验目的练习时序逻辑电路的Verilog实现。二、 实验要求实现一个具有加减可逆计数功能的十六进制计数器，用一位控制信号，控制加/减两种计数模式。三、 程序四、 仿真结果五、 实验总结实验六：智能交通灯控制器设计一、 实验目的练习用QuartusII软件设计具有一定复杂度和实际意义的功能电路。二、功能描述设计一个十字路口智能交通灯控制器，其示意图如图8-27：AB方向和CD方向各有红灯、黄灯、绿灯和左拐灯四种类型灯，四种灯按照合理的顺序依次亮灭，并能够将对应灯亮的时间以倒计时形式显示出来。CA BD图8-27 十字路口交通示意图三、控制器状态转换表智能交通灯状态转移转换表如表8-1所示。表中“1”表示灯亮，“0”表示灯灭。AB方向和CD方向有四种灯。AB方向CD方向绿灯黄灯左转灯红灯绿灯黄灯左转灯红灯1000000001000000001000000100000000001000000001000000001000000100交通灯状态转移表从状态表可以看出，每个方向四种亮灭是有顺序的，循环的顺序是：绿灯黄灯左转黄灯红灯 每个方向红灯亮的时间正好等于另一方向绿灯、2次黄灯、左转灯亮的时间相等。四、设计思路与实现根据交通灯状态转移表，我们可以采用8个状态机来设计，因为红灯亮的时候正好是别的颜色灯在亮，所以我们利用三个计数器，分别对应绿灯、黄灯、左转灯，在本设计中，为了方便，我们分别让绿灯亮的时间是：64秒、黄灯亮的时间是4秒、左转灯亮的时间是15秒。利用三个信号监测三种灯计数完毕。当检测信号变化状态就转换到下一个状态，即完成灯亮变化。在显示方面，AB方向和CD方向各需要4个数码管显示，计数输出采用BCD码。参考程序：/采用状态机和计数设计module traffic_ctr(clk,rest,lamp_ab,lamp_cd);input clk;/标准时钟信号input rest;/系统复位信号output3:0 lamp_ab,lamp_cd;/灯的顺序是绿色灯、黄色灯、左转灯、红色灯reg5:0 count_green; /绿色灯寄存器变量，灯亮时间64秒reg1:0 count_yellow;/黄色灯寄存器变量，灯亮时间4秒reg3:0 count_turn; /转向灯寄存器变量，灯亮时间16秒reg2:0 pres_state,next_state;/状态机变量reg3:0 lamp_ab,lamp_cd;/对应灯的寄存器变量wire flag1,flag2,flag3;/作为进行下一个状态标志assign flag1=(count_green=0)? 1:0;assign flag2=(count_yellow=0)? 1:0;assign flag3=(count_turn=0)? 1:0;always (flag1 or flag2 or flag3 or rest)begin if (!rest)pres_state = 0; elsepres_state = next_state;endalways (posedge clk)begin case(pres_state) 0:/ab方向绿色灯亮 begin if(!flag1) begin lamp_ab=4b1000; lamp_cd=4b0001; count_green=count_green+1; end else begin next_state=1; count_green=count_green+1; end end 1:/ab方向黄色灯亮 begin if(!flag2) begin lamp_ab=4b0100; lamp_cd=4b0001; count_yellow=count_yellow+1; end else begin next_state=2; count_yellow=count_yellow+1; end end 2:/ab方向转向灯亮 begin if(!flag3) begin lamp_ab=4b0010; lamp_cd=4b0001; count_turn=count_turn+1; end else begin next_state=3; count_turn=count_turn+1; end end 3:/ab方向黄色灯亮 begin if(!flag2) begin lamp_ab=4b0100; lamp_cd=4b0001; count_yellow=count_yellow+1; end else begin next_state=4; count_yellow=count_yellow+1; end end 4:/cd方向绿色灯亮 begin if(!flag1) begin lamp_ab=4b0001; lamp_cd=4b1000; count_green=count_green+1; end else begin next_state=5; count_green=count_green+1; end end 5:/cd方向黄色灯亮 begin if(!flag2) begin lamp_ab=4b0001; lamp_cd=4b0100; count_yellow=count_yellow+1; end else begin next_state=6; count_yellow=count_yellow+1; end end 6:/cd方向转向灯亮 begin if(!flag3) begin lamp_ab=4b0001; lamp_cd=4b0010; count_turn=count_turn+1; end else begin next_state=7; count_turn=count_turn+1; end end 7:/cd方向黄色灯亮 begin if(!fla