正负脉宽数控调制信号发生器.doc

湖南LG学院毕业设计（论文）题 目： 正负脉宽数控调制信号发生器 年级专业： 电子信息工程 学生姓名： 指导教师： 2010年 05 月 日湖南LG学院毕业设计任务书毕业设计题目： 正负脉宽数控调制信号发生器 题目类型 工程设计 题目来源 学生自选题 毕业设计时间从 2010/4/25 至 2010/5/15 1. 毕业设计内容要求： 介绍了VHDL语言在正负脉宽数控调制信号发生器中的具体应用，给出了仿真波形，说明了实现电子电路的自动化设计（EDA）过程和EDA技术在现代数字系统中的重要地位及作用。 2.主要参考资料 EDA 技术及应用 谭会生 张昌凡 编著 武汉教育学院学报 张霞 华中理工大学汉口分校 2001年12月 潘松 VHDL 实用教程【M】成都：电子科技大学出版社，2000. 李广军 可编程ASIC设计与应用【M】：电子科技大学出版社，2000 边记年 用VHDL设计电子线路【M】北京：清华大学出版社 2000 3.毕业设计进度安排阶段阶 段 内 容起止时间1开讲个人选题报告4.25-5.12着手收集资料，并报送提纲审定5.1-5.113集中指导与个别指导，提交初稿审查5.11-5.154修改，经审稿后定稿交稿5.15-5.255答辩与鉴定5.28指导老师: 冯鸥 教研室主任: 系主任: 1题目类型：(1)理论研究(2)实验研究(3)工程设计(4)应用研究(5)软件开发2题目来源：(1)教师科研题(2)生产实际题(3)模拟或虚构题(4)学生自选题 摘 要随着PLD技术的进展和软件开发系统的日益完善，设计人员的主要任务已成为：如何把文字说明的系统功能转换为逻辑描述,进而采用相应的软件开发系统来实现待设计系统.关键字：VHDL;EDA;仿真With the progress of PLD technology and software development system, more complete, the designers main task has become: how to convert the text description of the system features a logic description, and then use the corresponding software development system to be designed to achieve systemKeywords: VHDL; EDA; simulation 目 录摘 要3随着PLD技术的进展和软件开发系统的日益完善，设计人员的主要任务已成为：如何把文字说明的系统功能转换为逻辑描述,进而采用相应的软件开发系统来实现待设计系统.3目 录 第一章 绪论4第一章 绪论41.1、课题研究背景和意义41.2、国内外信号发生器的发展状况51.3、研究正负脉宽数控信号发生器的目的和意义61.4、 本课题研究内容7第二章 设计流程及方案论证72.1、EDA的工程设计流程71. 源程序的编辑和编译72.2、目标器件的编程/下载82.3、硬件仿真/硬件测试82.4 方案论证9第三章 PLD正负脉宽数控调制信号发生器的设计143.1、设计思路143.2、脉宽数控调制信号发生器的顶层VHDL源代码pwide和自加载加法计数器VHDL源代码cnt8如下：153.3、实验箱上验证173.5、效果及总结：17第四章 致谢18 第一章 绪论1.1、课题研究背景和意义PLD是电子设计领域中最具活力和发展前途的一项技术，它的影响丝毫不亚于70年代单片机的发明和使用。PLD能做什么呢？可以毫不夸张的讲，PLD能完成任何数字器件的功能，上至高性能CPU,下至简单的74电路，都可以用PLD来实现。PLD如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由的设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用PLD的在线修改能力，随时修改设计而不必改动硬件电路。使用PLD来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。 PLD的这些优点使得PLD技术在90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言（HDL)的进步。如何使用PLD呢？其实PLD的使用很简单，学习PLD比学习单片机要简单的多，有数字电路基础，会使用计算机，就可以进行PLD的开发。不熟悉PLD的朋友，可以先看一看可编程逻辑器件的发展历程1.2国内外信号发生器的发展状况信号发生器是能够产生大量标准信号和用户定义信号，并保证它的高精度和高稳定性，可重复行和易操作性的电子仪器。函数信号发生器应该具有连续的相位变换和频率稳定性等优点，不仅可以模拟各种复杂信号还可以对频率、幅植、波形、相移进行动态的及时控制。在70年代前，信号发生器主要有两类：正弦波和脉冲波，而函数信号发生器介于两者之间，能够提供正弦波、锯齿波、方波、脉冲波等波形，产生其他的波形还得采用复杂的电路和机电结合的方法，这个时期的信号发生器存在两个突出的问题，一是通过电位器等的调节来实现输出频率的调节；二是脉冲的占空比不可调节。在70年代后，微处理器的出现，可以利用处理器、D/A转换器和A/D转换器，硬件和软件使信号发生器的功能扩大，产生更加复杂的波形，这个时期的信号发生器多以软件为主，实质上是采用微处理器对数/模转换器的程序控制，就可以得到各种简单的波形。在80年代以后，数字技术日益成熟，信号发生器绝大部分不再使用机械驱动而采用数字电路，从一个频率基准由数字合成电路产生可变频率信号。自从80年代以来各国都在研制DDS产品，并应用于信号发生器的设计。后来出现的专用DDS芯片极大的推动了DDS技术的发展，但专用DDS芯片价格昂贵，而且无法实现我们所需要哦的各种波形输出。90年代末出现了几种真正高性能、高接个的函数信号发生器，HP公司推出了型号为HP770S的信号模拟装置系统，它是由HP8770A任意波形数字化和HP1770A波形发生软件组成。但是由于HP770S实际上也只能产生8种波形，而且价格昂贵。不久以后，Analogic公司推出了型号为Aata-2020的多波形合成器，Lecroy公司生产的型号为9100的任意波形发生器等。信号发生器技术发展至今,引导技术潮流的仍是国外的几大仪器公司,如日本横河、Agilent、Tektronix等。美国的FLUKE公司的FLUKE-25型函数发生器是现有的测试仪器中最具多样性功能的几种仪器之一,它和频率计数器组合在一起,在任何条件下都可以给出很高的波形质量,能给出低失真的正弦波和三角波,还能给出过冲很小的快沿方波,其最高频率可以达到5MHz,最大输出幅度也达到10Vpp。国内也有不少公司已经有类似的仪器。如南京盛普仪器科技有限公司的SPF120DDS信号发生器,华高仪器生产的HG1600H型数字合成函数/任意波形信号发生器。1.3研究正负脉宽数控信号发生器的目的和意义函数信号发生器是信号源 一种，主要给被测电路提供需要的已知信号，然后用其他仪表测量感兴趣的参数。它不是测量仪器，而是根据使用者的要求作为激励源，仿真各种测试信号，提供给被测电路，以满足测量或各种实际需要。目前我国在研制信号发生器等方面有可喜的成果。但总的来说。我国信号发生器还没有形成真正的产业。中国函数信号发生器产业发展出现的问题中，许多情况不容乐观，如产业结构不合理、产业集中于劳动力密集型产品；技术密集型产品明显落后于发达工业国家；生产要素决定性作用正在削弱；产业能源消耗大、产出率低、环境污染严重、对自然资源破坏力大；企业总体规模偏小、技术创新能力薄弱、管理水平落后等。就目前国内的成熟产品来看，核心部分多为专用芯片，存在着成本高、控制不灵活等缺点，并且我国目前信号发生器的种类和性能都与国外同类产品存在较大的差距，因此，开发出高性价比的函数信号发生器，保持与国外同类产品在性价比上饿有时，打破国外技术垄断和封锁，对发展我国电子产业有非常重大的意义，具有广泛的应用前景，加紧对这类产品的研制显得非常紧迫。1.4 本课题研究内容VHDL语言设计一个正负脉宽数控调制信号发生器，它由两个完全相同的可自加载减法计数器cnt8组成，其输出信号的高低电平脉宽可分别由两组8位预置数进行控制。如果将初始值可预置的加法计数器的溢出信号作为本计数器的初始预置值加载信号LD，则可构成计数初始值自加载方式的加法计数器，从而构成数控分频器。 第二章 设计流程及方案论证2.1、EDA的工程设计流程1. 源程序的编辑和编译 利用EDA技术进行一项工程设计，首先需利用EDA工具的文本编辑器或图形编辑器将它用文本方式或图形方式表达出来，进行排错编译，变成VHDL文件格式，为进一步的逻辑综合作准备。常用的源程序输入方式有三种。 (1) 原理图输入方式：利用EDA工具提供的图形编辑器以原理图的方式进行输入。原理图输入方式比较容易掌握，直观且方便，所画的电路原理图(注意，这种原理图与利用Protel画的原理图有本质的区别)与传统的器件连接方式完全一样，很容易被人接受，而且编辑器中有许多现成的单元器件可以利用，自己也可以根据需要设计元件。 (2) 状态图输入方式：以图形的方式表示状态图进行输入。当填好时钟信号名、状态转换条件、状态机类型等要素后，就可以自动生成VHDL程序。这种设计方式简化了状态机的设计，比较流行。 (3) VHDL软件程序的文本方式：最一般化、最具普遍性的输入方法，任何支持VHDL的EDA工具都支持文本方式的编辑和编译。2.2、目标器件的编程/下载 如果编译、综合、布线/适配和行为仿真、功能仿真、时序仿真等过程都没有发现问题，即满足原设计的要求，则可以将由FPGA/CPLD布线/适配器产生的配置/下载文件通过编程器或下载电缆载入目标芯片FPGA或CPLD中。2.3、硬件仿真/硬件测试 这里所谓的硬件仿真是针对ASIC设计而言的。在ASIC设计中，比较常用的方法是利用FPGA对系统的设计进行功能检测，通过后再将其VHDL设计以ASIC形式实现；而硬件测试则是针对FPGA或CPLD直接用于应用系统的检测而言的。 硬件仿真和硬件测试的目的，是为了在更真实的环境中检验VHDL设计的运行情况，特别是对于VHDL程序设计上不是十分规范、语义上含有一定歧义的程序。一般的仿真器包括VHDL行为仿真器和VHDL功能仿真器，它们对于同一VHDL设计的“理解”，即仿真模型的产生，与VHDL综合器的“理解”，即综合模型的产生，常常是不一致的。此外，由于目标器件功能的可行性约束，综合器对于设计的“理解”常在一有限范围内选择，而VHDL仿真器的“理解”是纯软件行为，其“理解”的选择范围要宽得多，结果这种“理解”的偏差势必导致仿真结果与综合后实现的硬件电路在功能上的不一致。当然，还有许多其他的因素也会产生这种不一致，由此可见，VHDL设计的硬件仿真和硬件测试是十分必要的。2.4 方案论证 第一种方案：用GW48系统中的FPGA/CPLD芯片 按照 EDA 的设计流程设计 第二种方案：用 KHF-5 中 EP1K100QC208-3芯片 按照EDA 的设计流程设计KHF-5实验开发系统简介1. 系统基本特征l 配备：本实验箱配有altera低电压1k系列（3万门以上）芯片下载板l 资源：芯片门数最多达到10万门（ACEX1K100），管脚可达208脚。l 编辑方式有图形编辑，文本编辑，波形编辑，混合编辑等方式， 硬件描述语言有AHDL，VHDL，Verilog-HDL等语言。l实验箱由主板和下载板组成，能够满足工科院校开设CPLD/FPGA课程的实验需要，同时也可用作CPLD/FPGA应用系统。编辑方式有图形编辑，文本编辑，波形编辑，混合编辑等方式， 硬件描述语言有AHDL，VHDL，Verilog-HDL等语言。配有模拟可编程器件ispPAC器件系列，突破传统的EDA实验箱一般只做数字电路实验的模式，用户可以在实验箱上通过模拟可编程器件进行模拟电子的开发训练。实验箱配有10个数码管，（包括6个并行扫描数码管和4个串行扫描数码管）。个数据开关，4个脉冲开关，数据开关和脉冲开关可配合使用，也可单独使用。 AD转换，采用双A/D转换，有常规的8位AD转换器ADC0809，还可以配置位数较高，速度较快的12位AD转换器MAX196。DA转换器，采用高速DA芯片0800。通用小键盘，本实验箱提供16个微动开关（4X4），可方便的进行人机交互。具有单片机扩展槽，由于实验箱上的所有资源（如数码管、数据开关、小键盘等）都可以借用，因此通过此扩展槽可以开发单片机及单片机接口实验。 外围扩展口，为了便于开发，本实验箱还预留一个40PIN的扩展槽，用以与外围电路的联接。下载板采用CPLD/FPGA芯片，具有芯片集成度高、内部资源丰富、用户可用引脚多等显著优点，不易出现芯片内部资源尚有空余而芯片引脚已用完的情况。CPLD/FPGA下载板上包含断电芯片功能保持功能，并带有COM1、COM2、COM3、COM4四个50脚的插针，使下载板易于与主板连接起来。下载板上也可作为应用板使用。本实验装置在PC机上还配有一个专用下载程序（CPLDDN4），供用户下载程序。当串行通信电缆分别与下载板和PC机相连后，通过此界面可以实现在MAX+PLUS下编写的电路（如图形、波形、AHDL语言、VHDL语言编写的电路）进行下载、写EEPROM和读EEPROM。具有VGA接口、USB接口、PS/2接口、语音接口。实验箱配有12864字符型液晶屏一块。2. 硬件结构及原理图：本实验箱由实验板和下载板两部分组成。下载板可以和主板配合完成数字电路及CPLD/FPGA的各种开发和实验,也可以单独做实际应用的应用板。且具有模拟可编程下载板、VGA/PS2接口板、USB接口板、点阵显示板。 （1）时钟源本实验器CPLD芯片由50M晶振提供振荡频率，接与P183管脚。为了方便操作，还为系统提供了约1Hz1MHz连续可调的时钟信号，接至CPLD的P78脚，通过调节短路夹J1和J2来改变其输出频率值。22.1184MHz的时钟信号接于CPLD的80脚(P80)。 （2）输入开关本实验器中的开关设计新颖独特，有创意，与一般电路中的开关设计不同。本实验器中有个数据开关（SW1SW16），4个脉冲开关（KP1KP4）。在通常状态下数据开关和脉冲开关为低电平。数据开关和脉冲开关可配合使用，也可单独使用。若二者配合使用，在数据开关为低电平时，按下脉冲开关则产生一个高脉冲；在数据开关为高电平时，按下脉冲开关则产生一个低脉冲。其中个数据开关与CPLD的管脚的连接情况依次为:SW1-P103，SW2-P104，SW3-P111，SW4-P112，SW5-P113，SW6-P1114，SW7-P115，SW8-P116，SW9-P119，SW10-P120，SW11-P121，SW12-P122，SW13-P125，SW14-P126，SW15-P127，SW16-P128。同时与数据开关和CPLD相应引脚相连的还有16个LED显示管，可以作为输出使用。在作为输出时，不论数据开关和脉冲开关为高电平还是低电平，均不影响其状态。脉冲开关（KP1KP4）与CPLD的管脚的连接情况依次为P103,P104,P111, P112与数据开关SW1SW4复用CPLD管脚。脉冲开关经RS触发器去抖动之后，便可实现在数据开关为高电平时产生一个负脉冲，在数据开关为低电平时产生一个正脉冲。此电路极适合作计数器，暂存器的脉冲输入、分析测试观察用。 （3）数码管显示本实验器有0个数码管（SEG1SEG10），采用共阴极段LED显示。其中SEG1SEG2采用静态显示方式，SEG3SEG10采用动态扫描显示方式。数码管SEG1SEG10与CPLD的对应管脚接法为：SEG1(a,b,c,d,e,f,g,p)P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169SEG2(a,b,c,d,e,f,g,p)P170,P172,P173,P174,P175,P176,P177,P179，其中P169、P179分别接到两个数码管的小数点上。其中SEG1、SEG2的段LED显示输入端分别与个LED管相连且同时显示。LED在实验箱上的标志为D17D32分别对应P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169 P170,P172,P173,P174,P175,P176,P177,P179SEG3SEG10的共阴公共端G经74138译码并反相后分别与CPLD的对应管脚相连，74138的A、B、C三个输入端分别接到CPLD的187、P186、P180管脚，由其控制实现各位分时选通，动态扫描。SEG3SEG10(a,b,c,d,e,f,g,p)的各段与CPLD引脚的对应关系为：P189、P190、P191、P192、P193、P195、P196、P197。 （4）AD转换 本实验器AD转换采用双AD转换，有8位AD转换器ADC0809与12位AD转换器MAX196。对于ADC0809本实验器只使用了一路模拟量输入IN-1，其余个模拟量输入端均接到扩展槽COM5。用户可实现最多7路模拟量分时输入。ADD-A,ADD-B,ADD-C可选择地址，分别接到CPLD的对应管脚P36,P37,P38 。START（启动信号）与ALE（地址锁存信号）均接到CPLD的对应管脚P19。时钟CLOCK端接到CPLD的对应管脚P40。EOC（转换结束信号）接到CPLD的对应管脚P39,Enable对应的管脚P17。8位数字量输出端由低（lsb28）到高（msb21）分别接到CPLD的对应管脚P24，P25，P26，P27，P28，P29，P30，P31。对于MAX196，其VDD接外电源VCC（+5V），WR写端接与P25，RD读端接与P24，INT端接与P19，6路输入与ADC0809复用，12位输出（D0D12）分别接与P26,P27,P28,P29,P30,P31,P36,P37,P38,P39,P40,P41。用户可以随意的使用任意一种。 （5）DA转换在主板上在一个DA转换器，DAC0832，参考电压为VCC（5V），数字量由CPLD输入到DAC0832的DI0-DI7，与CPLD管脚的对应关系为：P132DI0，P133DI1，P134DI2，P135DI3，P136DI4，P139DI5，P140DI6，P141PDI7，P16CS。模拟量输出由J3（COM2）输出。 （6）单片机扩展槽及外扩槽在主板上留有一个模拟单片机扩展槽，用于CPLD模拟单片机之用，其与CPLD的接口分别为，P0.0P0.7(3932)，对应与P44，P45，P46，P47，P53，P54，P55，P56；P1.0P1.7(18)，对应与P57，P58，P60，P61，P62，P63，P64，P65；P2.0P2.7(2128)，对应与P75，P74，P73，P71，P70，P69，P68，P67；P3.0P3.7(1017)，对应与P83，P85，P86，P87，P88，P89，P90，P92；PSEN脚对应于P194，ALE脚对应与P79；RST脚对应于P18 （7）RS232接口TXD（PC）接到RXD（CPLD）的P182；RXD（PC）接到TXD（CPLD）的P93 （8）RS485接口RS485的DI、RD分别接CPLD的P167、P169管脚，DE、RE并联后与CPLD的P168相连。 （9）键盘4X4键盘的接口电路如图3-2所示：CPLD的P120、P121、P122、P125管脚作为扫描码输出，分别接到键盘的输入端，键盘的查询输出接到CPLD的P126、P127、P128、P131四个管脚上。 （10）扩展接口40PIN的扩展槽COM6：为了外扩使用，在主板上设置有一个40PIN的扩展槽COM6，该扩展槽与标准的51单片机仿真机接口兼容,其接口定义如下：1-PO57、2-VCC、3-PO58、4-PO44、5-PO60、6-PO45、7-PO61、8-PO46、9-PO62、10-PO47、11-PO63、12-PO53、13-PO64、14-PO54、15-PO65、16-PO55、17-P18、18-PO56、19-PO83、20-VCC、21-PO85、22-P79、23-PO86、24-PO93、25-PO87、26-PO67、27-PO88、28-PO68、29-PO89、30-PO69、31-PO90、32-PO70、33-PO92、34-PO71、35-XTAL2、36-PO73、37-XTAL1、38-PO74、39-GND、40-PO75。其中POXX表示CPLD的管脚经过电阻后与扩展口相连。26PIN的扩展槽COM5： 其与CPLD对应的管脚在主板上已标明，此扩展槽可供用户根据自己的需要使用，其接口定义如下：1-PO204、2-PO205、3-PO206、4-PO207、5-PO208、6-PO7、7-PO8、8-P09、9-PO10、10-PO11、11-PO12、12-PO13、13-PO14、14-PO15、15-PO16、16-PO17、17-GND、18-DATA2、19-DATA3、20-PO160、21-DATA4、22-DATA5、23-GND、24-+12V、25- -12V、26-VCC。其中DATA2、DATA3、DATA4、DATA5为CPLD的DATA7.0的部分配置管脚。 第三章 PLD正负脉宽数控调制信号发生器的设计3.1、设计思路电子设计自动化EDA技术，是一种以计算机为基本工作平台，利用计算机图形学、拓扑逻辑学、计算数学以至人工智能学等多种计算机应用学科的最新成果而开发出来的一整套软件工具。现代EDA技术的基本特征的采用高级语言描述，具有系统级仿真和综合能力，它主要采用并行工程和自顶向下的设计方法。从系统设计入手，在顶层进行功能方框图的划分和结构设计，在方框图一级进行仿真、纠错，并用VHDL、Verilog HDL等硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，其队应的物理实现级可以是印刷电路或专用集成电路ASIC。VHDL即超高速集成电路硬件描述语言。主要用于描述数字系统的结构、行为、功能和接口，下面我们用VHDL语言设计一个正负脉宽数控调制信号发生器，它由两个完全相同的可自加载减法计数器cnt8组成，其输出信号的高低电平脉宽可分别由两组8位预置数进行控制。如果将初始值可预置的加法计数器的溢出信号作为本计数器的初始预置值加载信号LD，则可构成计数初始值自加载方式的加法计数器，从而构成数控分频器。3.2、脉宽数控调制信号发生器的顶层VHDL源代码pwide和自加载加法计数器VHDL源代码cnt8如下：-1)8位可自加载加法计数器的源程序cnt8.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT8 IS PORT ( CLK, LD : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(3 DOWNTO 0); C : OUT STD_LOGIC );END CNT8;ARCHITECTURE behav OF CNT8 IS SIGNAL COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS( CLK ) BEGIN IF LD = 1 THEN COUNT = D; ELSE IF CLKEVENT AND CLK = 1 THEN COUNT = COUNT - 1; END IF; END IF; END PROCESS;C CLK1,LD = LD1,D = A, C = C1); U2 : CNT8PORT MAP( CLK = CLK1,LD = LD2,D = B, C = C2); PROCESS(C1,C2) BEGIN IF C1=1 THEN PSINT=0; ELSE IF C2=1 AND C2EVENT THEN PSINT=1; END IF; END IF; END PROCESS;LD1 = NOT PSINT;LD2 = PSINT;PSOUT = PSINT;C11=C1;C22=C2;END mixed;3.3、实验箱上验证 由原理图确定引脚的锁定。输入时钟CLK接CLOCK0(用于发声时，接频率65536Hz)；8位数控预置输入B3.0接SW1-P103,SW2-P104,SW3-P111,SW4-P112，另8位数控预置输入A3.0接SW5-P113,SW6-P114,SW7-P11