序列信号产生与检测.doc

南昌大学实验报告学生姓名： 彭维 学 号： 6100212142 专业班级：中兴通信121班 实验类型： 验证 综合 设计 创新 实验日期：2014.10.16 实验成绩： 实验三 序列信号检测器的设计（一）实验要求完成设计、仿真、调试、下载、硬件测试等环节，在PH-1V型EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下：1、 先用Verilog HDL代码设计0111010011011010序列信号发生器2、 再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“01101”则输出为“1”，否则输出为“0”；（二）实验步骤1.建立工作库文件夹，输入计数器的Verilog HDL代码并存盘。 module xl (clk,f,m,clr1,clr2,ld,s); input clk,clr1,clr2,ld; output f,m; output 4:0 s; reg f,m; reg 2:0 q2; reg 4:0 z,s; reg 15:0 wo; parameter 15:0 xulie=16b0110010011011010; /要产生的序列 parameter 4:0 q1=5b01101; /要检测的序列 always (posedge clk,negedge clr1) if (clr1) f=0; /清产生序列 else if (ld) wo=xulie; else begin wo0=wo15; f=wo15; wo15:1=wo14:0; /并行转换为串行 end always (posedge clk or negedge clr2) begin if (clr2) q2= 0; /清检测序列 else case (q2) 0 : if (f=q14) q2=1; else q2= 0; 1 : if (f=q13) q2=2; else q2= 0; 2 : if (f=q12) q2=3; else q2= 0; 3 : if (f=q11) q2=4; else q2= 0; 4 : if (f=q10) q2=5; else q2= 0; /状态转移 default: q2 = 0; endcase end always (q2) if (q2=5) begin m= 1; s=z; end else begin m= 0; s=0; end /检测到01101，输出1 always (posedge clk) begin z4:1=z3:0; z0=f; / 转换为并行输出 end Endmodule2.选目标器件CycloneII中的EP2C35F672C8并编译。3.建立仿真波形文件，进行波形仿真。 如图检测到序列01101说明：当检测到“01101”序列时，m=1，clr1=1，clr2=14. 引脚锁定，包装元件。5 、下载测试1） 连接电源，将开关k2,k3拨上，将k1拨上再拨下，即此时clr1=1,clr2=1,输入下一个脉冲即LED灯4,3,1亮时，LED灯6亮，即m=1，为高电平，说明检测到了序列011012） 将开关K3拨下即clr2=0,观察得当第LED灯4,3,1亮时，即产生序列01101时，LED灯6不亮，说明m=0时，即clr2=0时，清检测序列。3） 将开关K3拨下，K2拨下，即clr1=0，LED灯不再亮，清产生序列。6、实验小结在前面基础实验的基础上进一步深入理解实验台的配置，个人觉得知识学习了更重要的在于整合内化成为自己的东西，才能运用的游刃有余，才能在以后的世纪应用中使用到。对于参考程序中的不理解的寄存器设置或者不理解的语句要学会查用户手册寻找答案；另外分析程序时，要将硬件和软件结合起来看，分析其各个部分连接能够实现的功能。通过本设计，进一步加深了对VerilogHDL语言的理解及应用，用VerilogHDL语言来设计电路，思路更清晰，更简洁，实现起来更加的得心应手。这就是电子系统EDA最好的体现。对序列信号检测器