集成电路课程设计报告三输入异或门电路.doc

集成电路课程设计 学号: 14461221 学号: 14461223 课 程 设 计课 程 名 称 ： 集成电路设计 实 验 题 目 ： 三输入异或门电路设计 学 生 姓 名： 学 生 学 号 ： 学 院（系）： 信息数理学院 专 业 班 级： 指 导 教 师： 实习时间： 2017 年 06 月 19 日 2017 年 06 月 30 日211、 设计题目： 设计出三输入异或门电路，列出工艺中需要的薄膜制备工艺和性能参数。2、 设计原理：异或门（英语：Exclusive-OR gate，简称XOR gate，又称EOR gate、ExOR gate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或门可由2输入异或门构成。三输入异或门在数字集成逻辑电路中主要用来实现逻辑异或的功能。对于三输入异或门来说，若输入为偶数（此处包括0）个高电平1，则输出为低电平0；否则输出为高电平1。异或门的应用范围广，在实际应用中可以用来实现奇偶发生器或模2加法器，还可以用作加法器、异或密码、异或校检、异或门倍频器、可控反相器等等。 虽然异或不是开关代数的基本运算之一，但是在实际运用中我们依然会相当普遍地使用到分立的异或门。因此，我们为了熟练了解、掌握异或门这一基本逻辑电路，对异或门电路进行了这次课程设计。异或门的逻辑表达式：Y=ABC+ABC+ABC+ABC=ABC进一步可得到一位比较器的真值表：ABCYF00001001100101001101100101010111001111103、 电路设计：3.1使用Sedit画出电路电路原理图总电路图：分模块电路图1：与门分模块电路图2：反相器3.2使用T-Spice对画出电路原理图进行电路仿真电路仿真代码：vvdd Vdd GND 5.0 va A Gnd PULSE (0 5 200n 0.3n 0.3n 200n 400n)vb B Gnd PULSE (0 5 100n 0.3n 0.3n 100n 200n)vc C Gnd PULSE (0 5 50n 0.3n 0.3n 50n 100n).tran/op 1n 400n method =bdf.print tran v(Y) v(Y) v(C) v(B) v(A)3.3电路仿真结果：输入信号：输出结果：4、 版图设计：4.1设计规则序号名 称Rule distance/lambda1.1 Well Minimum Width10.0001.3 Well to Well(Same Potential) Spacing6.0002.1 Active Minimum Width3.0002.2 Active to Active Spacing3.0002.3a Source/Drain Active to Well Edge5.0002.3b Source/Drain Active to Well Space5.0002.4aWellContact(Active) to Well Edge3.0002.4b SubsContact(Active) to Well Spacing3.0003.1 Poly Minimum Width2.0003.2Poly to Poly Spacing2.0003.3 Gate Extension out of Active2.0003.4a/4.1a Source/Drain Width3.0003.4b/4.1bSource/Drain Width3.0003.5 Poly to Active Spacing1.0004.2a/2.5 Active to N-Select Edge2.0004.2b/2.5Active to P- Select Edge2.0004.3a Select Edge to ActCnt1.0004.4a Select Minimum Width2.0004.4c Select to Select Spacing2.0005.1A Poly Contact Exact Size2.0005.3A PolyContact to PolyContact Spacing2.0006.4AActive Contact to Gate Spacing2.0007.1 Metal1 Minimum Width3.0007.2Metal1 to Metal1 Spacing3.0007.3 Metal1 Overlap of PolyContact1.0007.4 Metal1 Overlap of ActiveContact1.0008.1 Via Exact Size2.0008.2 Via to Via Spacing3.0008.3 Metal1 Overlap of Via1.0008.4a Via to PolyContact spacing2.0008.5bVia to ActiveContact Spacing2.0008.5a Via to Poly Spacing2.0008.5b Via(On Poly) to Poly Edge2.0008.5c Via to Active Spacing2.0008.5d Via (On Active) to Active Edge2.0009.1 Metal2 Minimum Width3.0009.2 Metal2 to Metal2 Spacing4.0009.3 Metal2 Overlap of Via11.0004.2选用工艺、光刻胶类型2.0微米硅栅N阱CMOS工艺光刻胶类型：光刻版的阴阳由采用的光刻胶决定，当要求图形窗口去除时，用正胶则光刻版为黑板，即只有曝光区的胶在曝光、显影后去除；反之，用负胶则为白版。除非有特殊要求，一套版子最好采用相同的光刻胶。光刻胶类型：正胶4.3光刻版版次和阴阳序号WHB标记光刻胶阴阳（黑白）1N阱M1正胶黑2有源区M2正胶黑3多晶硅M3正胶白4硼掺杂(P+)M4正胶黑5磷掺杂(N+)M5正胶黑6刻孔M6正胶黑7刻蚀金属1M7正胶白8刻孔viaM8正胶黑9刻蚀金属2M9正胶白4.4对位标记、对位次序、胖瘦标记光刻版对位次序：M2M1;M3M1; M4M1; M5 M1;M6M1; M7M1; M9M1;M8M9;胖瘦标记：4.5检测电路设计：PMOS检测NMOS检测P+检测N+检测Poly检测N阱检测有源区检测4.6工艺流程:（N阱CMOS工艺）1.衬底准备，选用P型衬底；2.衬底氧化，生成SiO2和Si3N4；3.N-阱光刻，形成阱版；4N-阱注入，N-阱推进，退火，清洁表面；5.生长薄氧化硅、长氮化硅；6.光刻场区（active反版）；7.N管场区光刻、注入；8.场区氧化（LOCOS），只是局部氧化；9.清洁有源区表面、长栅氧；10.阈值电压调整区光刻、注入；11.多晶淀积掺杂、掺杂、光刻；12.进行N管LDD光刻、注入；13.进行P管LDD光刻、注入；14.侧墙氧化物淀积、侧墙腐蚀；15.用P-plus掩膜版光刻后进行P+有源区注入；16.用N-plus掩膜版光刻后进行N+有源区注入；17.淀积绝缘膜BPSG；18.用接触孔掩膜版光刻出金属1与有源区、多晶硅的接触孔；19.用N-plus掩膜版光刻后对接触孔进行N+注入；20.淀积金属膜，用金属1掩膜版反刻金属1，形成金属1与有源区、多晶硅的连线；21.淀积绝缘膜，用通孔掩膜版光刻出金属2与金属1的接触孔；22.淀积金属膜，用金属2掩膜版反刻金属2，形成金属2与金属1的连线；23.淀积钝化膜后，用钝压窗口光刻板光刻出压焊窗口。4.7版图设计:N阱：有源区：多晶硅： 硼掺杂(P+)：磷掺杂(N+)： 刻孔：刻蚀金属1：刻蚀金属2：分模块版图1：与门分模块电路图2：反相器总版图4.8 DRC检测：4.9版图电学性能测试：使用T-Spice对画出电路版图进行电路仿真电路仿真代码：vvdd Vdd GND 5.0 va A Gnd PULSE (0 5 200n 0.3n 0.3n 200n 400n)vb B Gnd PULSE (0 5 100n 0.3n 0.3n 100n 200n)vc C Gnd PULSE (0 5 50n 0.3n 0.3n 50n 100n).tran/op 1n 400n method =bdf.print tran v(Y) v(Y) v(C) v(B) v(A)输入输出信号：4.10主要薄膜种类及性能参数要求（包括氧化、隔离、屏蔽、电阻、互连、钝化等所有薄膜的厚度、电阻率及特殊要求）1. 预氧化；200nm，1100-1150，干湿干 干氧氧化： Si+O2SiO2 湿氧氧化 Si+2H2OSiO2+2H2氧化消耗的Si与生成的SiO2 的厚度比：dsi=0.45dox特点：氧化层致密，Si-SiO2界面陡峭，界面态密度低，氧化速率不高，获得厚氧化层困难。2. APCVD 沉积SiO2；500nm，430-450SiH4+2O2325-475SiO2+2H2O特点：低温、常压、生长速率大、沉积膜疏松设备：3.栅氧化；80nm 原理： Si+O2SiO2设备：氧化炉设备图：4. Al-Si溅射沉积；厚1.1 m为了保证半导体与金属间有可靠的接触，必须在连线光刻完成后做合金处理，对Al-Si 连线，在温度为430-450C的N2/H2（4：1）混合气体（Forming gas）中进行合金，时间约30min。H2的加入是为了降低CMOS 器件的界面态。设备： 多功能离子束增强沉积设备原理：溅射镀膜是利用气体放电辉光产生的正离子在电场作用下高速轰击阴极靶，使靶材中的原子（或分子）逸出而淀积到被镀衬底（或工件）的表面，形成所需要的薄膜。气体：Ar设备图：5. 沉积钝化层；PECVD SiOxNy，800nm，或PI气体：氨气、笑气五、 自我总结（包括正确性、规范性、可用性、创新点、不足）这次课程设计，我学到了很多东西。为了完成这次课程设计，我进行了大量的准备，通过互联网、图书馆以及翻看课本等方式查阅了很多资料，对异或门进行了充分的了解，对Tanner Tools软件工具进行细致的了解，和做了很多练习，掌握了基本的操作，对集成电路设计基础课本上有关CMOS电路和TTL电路等一系列知识又进行了一次认真的复习。与此同时，我不仅在图书馆查阅了一些课外文献，更是通过互联网与其他人进行了交流探讨，得到了一些宝贵的资料。互联网使得学习的空间更加开放，眼界不再被局限在课本教材，知识量能够增加很多。通过本次设计异或门逻辑电路，我对COMS集成电路设计又有了更深刻的认识与理解。同时，我了解了一个COMS集成电路从研发到制作再到生产的一系列流程，更为我以后的就业做了一定的铺垫，也让我认识到了理论与生产实践的根本区别以及联系。在设计之前我必须认真小心，因为有一点点的失误就可能导致我的设计进程停滞不前，甚至需要重头再来，耗时耗力，得不偿失。同时，还不能贪图捷径、一味图快，抑或妄想省力、耍些小聪明，再则疏忽大意，不去按照设计规则去做，省去了一些设计流程，结果恰恰就是这些原因使自己的设计错误不断。同时，我