实验六触发器设计(可编程实验).doc

实验六 触发器设计一、实验目的1、认识RS触发器、JK触发器、D触发器和T触发器。2、掌握RS触发器、JK触发器、D触发器和T触发器的逻辑功能和动作特点。3、能够通过CPLD开发实现具有触发器功能的数字电路。二、实验内容（1）钟控RS触发器 要求：设计一个合理的电路，通过MAX+plus2进行仿真和CPLD实现验证RS触发器的逻辑功能，并掌握其动作特点。此设计的RS触发器如图（2）JK触发器要求：设计一个合理的电路，通过MAX+plus2进行仿真和CPLD实现验证JK触发器的逻辑功能，并掌握其动作特点。此设计的JK触发器如图（3）D触发器要求：设计一个合理的电路，通过MAX+plus2进行仿真和CPLD实现验证JK触发器的逻辑功能，并掌握其动作特点。此设计的JK触发器如图三、实验逻辑功能分析及预习情况（1）钟控RS触发器真值表：输入输出CLKRS100101111000XXX（2）JK触发器输入输出CPJKQ01XXX110XXX000XXX111 00Hold11 1011101011 11Toggle（3）D触发器输入输出CLKDQ01XX110XX000XX111111101110XHold四、实验过程（1）启动MAX+plusII软件；（2）创建一个新工程；1）钟控RS触发器启动文本编译器；编译 VHDL语言程序为Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity rs isPort(R,S,CP:in std_logic; q,qb:out std_logic);End;Architecture rel of rs issignal q_temp,qb_temp:std_logic;Begin process(CP,R,S) Begin if(CP=1) then if(R=0 and S=0) then q_temp=q_temp; qb_temp= not q_temp; elsif(R=0 and S=1) then q_temp=1; qb_temp=0; elsif(R=1 and S=0) then q_temp=0; qb_temp=1; else q_temp=X; qb_temp=X; end if; else q_temp=q_temp; qb_temp=not q_temp; end if;end process;q=q_temp;qb=qb_temp; End;启动波形图编译器；时间分析图 利用真值表验证所设电路的逻辑功能；经过验证保存仿真原理图。2）JK触发器启动文本编译器；编译 VHDL语言程序为Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity jk isPort(J,K,CLK,PN,CN:in std_logic; q,qb:out std_logic);End;Architecture rel of jk issignal q_temp,qb_temp:std_logic;Begin process(CLK,PN,CN) Begin if(PN=0 ) then q_temp=1; qb_temp= 0; elsif(PN=1 and CN=0) then q_temp=0; qb_temp=1; else if(CLKevent and CLK=1) then if(J=0 and K=0) then q_temp=q_temp; qb_temp=qb_temp; elsif(J=0 and K=1) then q_temp=0; qb_temp=1; elsif(J=1 and K=0) then q_temp=1; qb_temp=0; else q_temp=not q_temp; qb_temp=not q_temp; end if; end if; end if;end process;q=q_temp;qb=qb_temp; End;启动波形图编译器；时间分析图 利用真值表验证所设电路的逻辑功能；经过验证保存仿真原理图。3）D触发器启动文本编译器；编译 VHDL语言程序为Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity yid isPort(D,PRN,CLRN,clk:in std_logic; q,qb:out std_logic);End;Architecture rel of yid issignal q_temp,qb_temp:std_logic;Begin process(clk,PRN,CLRN,D) Begin if(PRN=0 and CLRN=1) then q_temp=1; qb_temp= 0; elsif(PRN=1 and CLRN=0) then q_temp=0; qb_temp=1; elsif(PRN=0 and CLRN=0) then q_temp=1; qb_temp=0; else if(clk=1) then if(D=0) then q_temp=0; qb_temp= 1; else q_temp=1; qb_temp=0; end if; else q_temp=q_temp; qb_temp=not q_temp; end if; end if;end process;q=q_temp;qb=qb_temp; End;启动波形图编译器；时间分析图 利用真值表验证所设电路的逻辑功能；经过验证保存仿真原理图。五、实验感受通过本次实验我认识了RS触发器、JK触发器、D触发器和