自定义fifo接口控制器.docx

自定义fifo接口控制器目的：以自定义组件的形式添加到sopc中，用于nios ii读写fifo。实现：verilog，读写分开设计。一、fifo读写操作接口控制器的设计1、fifo写操作接口控制器的设计（1）采用基本写传输。（2）有三个与fifo连接的信号：datafifo输入数据fullfifo满标志wrreqfifo写请求。（3）data的位数可调，范围132bit之间。（4）因为需要有参数可调，因此设计为一个top模块加上一个avalon模块的形式。代码清单：fifo_write_top.v代码如下timescale 1ps/1ps/*说明：1、该模块是自定义的fifo写操作控制器的顶层文件2、采用基本写传输，每次操作时仅维持一个时钟周期3、fifo数据格式可调，默认是16bit4、从设计时序上看，从端口收到write信号到fifo接收到数据间存在两个时钟周期作者：tzj时间：2011-09-30版本;V1.0*/module fifo_write_top #(/ parametersparameter bits_of_data = 16/ 可调参数)(/ avalon clock interface signalsinputclk,/ 总线时钟input reset_n,/ 总线复位/ signals for avalon-mm slave portinput chipselect,/ 片选input 1:0 address,/ 地址线input 3:0 byteenable,/ 数据字节使能input write,/ 写请求input 31:0 writedata,/ 写数据/ fifo interface signalsinput full,/ fifo满标志output bits_of_data-1:0 data,/ 写入fifo数据output wrreq/ fifo写请求);defparam i1.bits_of_data = bits_of_data;/ 调整data位数fifo_write_avalon i1(/ avalon clock interface signals.clk( clk ),.reset_n( reset_n ),/ signals for avalon-mm slave port.chipselect( chipselect ),.address( address ),.byteenable( byteenable ),.write( write ),.writedata( writedata ),/ fifo interface signals.data( data ),.full( full ),.wrreq( wrreq );endmodulefifo_write_avalon.v代码如下timescale 1ps/1ps/*说明：1、该模块是自定义的fifo写操作控制器的核心文件2、avalon总线信号，每次操作时仅维持一个时钟周期3、fifo数据格式可调，默认是16bit4、从设计时序上看，从端口收到write信号到fifo接收到数据间存在两个时钟周期作者：tzj时间：2011-09-30版本：V1.0*/module fifo_write_avalon (/ avalon clock interface signalsclk,reset_n,/ signals for avalon-mm slave portchipselect,address,byteenable,write,writedata,/ fifo interface signalsdata,full,wrreq);/ parametersparameter bits_of_data = 16;/ 对应nios ii下可修改的参数/=/ 端口声明/ avalon clock interface signalsinputclk;/ 总线时钟input reset_n;/ 总线复位/ signals for avalon-mm slave portinput chipselect;/ 片选input 1:0 address;/ 地址线input 3:0 byteenable;/ 数据字节使能input write;/ 写请求input 31:0 writedata;/ 写数据/ fifo interface signalsinput full;/ fifo满标志output bits_of_data-1:0 data;/ 写入fifo数据output wrreq;/ 写fifo请求reg wrreq;/=/ 寄存器reg 31:0 write_data_reg;/ 写数据寄存器reg write_data_reg_sel;/ 写数据寄存器使能/=/ 对控制寄存器地址进行译码always ( address )beginwrite_data_reg_sel = 1b0;case ( address )2b00:write_data_reg_sel = 1b1;default:write_data_reg_sel = 1b0;endcaseend/=/ 写入fifo数据寄存器always ( posedge clk or negedge reset_n )/ 上升沿时获取数据if ( !reset_n )write_data_reg = 32b0;else if ( write & chipselect & write_data_reg_sel & !full )beginif ( byteenable0 )write_data_reg 7:0 = writedata 7:0 ;if ( byteenable1 )write_data_reg 15:8 = writedata 15:8 ;if ( byteenable2 )write_data_reg 23:16 = writedata 23:16 ;if ( byteenable3 )write_data_reg 31:24 = writedata 31:24 ;end/=/ 写fifo请求always ( posedge clk or negedge reset_n )if ( !reset_n )wrreq = 1b0;else if ( write & chipselect & write_data_reg_sel & !full )/ 非满wrreq = 1b1;elsewrreq = 1b0;/=/ 写数据assign data = write_data_regbits_of_data-1:0;endmodule2、fifo读操作接口控制器的设计采用带两个等待周期的读传输。（1）采用带2个等待周期的读传输。（2）有四个与fifo连接的信号：qfifo输出数据emptyfifo空标志usedwfifo数据状态rdreqfifo读请求 。（3）q的位数可调，范围132bit之间；usedw的位数可调，根据fifo的usedw位数而设定。（4）因为需要有参数可调，因此设计为一个top模块加上一个avalon模块的形式。代码清单：fifo_read_top.v代码如下timescale 1ps/1ps/*说明：1、该模块是自定义的fifo读操作控制器2、avalon总线信号，每次操作时仅维持一个时钟周期3、读操作有两个时钟的等待4、状态读的是fifo的usedw，位数可调，默认6bit5、fifo外设的数据位数可调，默认16bit作者：tzj & cj时间：2011-09-30版本：V1.0*/module fifo_read_top #(/ parametersparameter bits_of_q = 16,parameter bits_of_usedw = 6)(/ avalon clk interface signalsinput clk,input reset_n,/ signals for avalon-mm slave portinput chipselect,input 1:0 address,input read,output 31:0 readdata,/ fifo interface signalsinput bits_of_q-1:0 q,input empty,input bits_of_usedw-1:0 usedw,output rdreq);defparam i1.bits_of_q = bits_of_q;defparam i1.bits_of_usedw = bits_of_usedw;fifo_read_avalon i1(/ avalon clk interface signals.clk( clk ),.reset_n( reset_n ),/ signals for avalon-mm slave port.chipselect( chipselect ),.address( address ),.read( read ),.readdata( readdata ),/ fifo interface signals.q( q ),.empty(empty),.usedw( usedw ),.rdreq( rdreq );endmodulefifo_read_avalon.v代码如下timescale 1ps/1ps/*说明：1、该模块是自定义的fifo读操作控制器2、avalon总线信号，每次操作时仅维持一个时钟周期3、读操作有两个时钟的等待4、状态读的是fifo的usedw，位数可调，默认6bit5、fifo外设的数据位数可调，默认16bit作者：tzj & cj时间：2011-09-30版本：V1.0*/module fifo_read_avalon (/ avalon clk interface signalsclk,reset_n,/ signals for avalon-mm slave portchipselect,address,read,readdata,/ fifo interface signalsq,empty,usedw,rdreq);/ parametersparameter bits_of_q = 16;parameter bits_of_usedw = 6;/=/ 端口声明/ avalon clk interface signalsinputclk;/ 总线时钟input reset_n;/ 总线复位/ signals for avalon-mm slave portinput chipselect;/ 片选input 1:0 address;/ 地址线input read;/ 读请求output 31:0 readdata;/ 读数据/ fifo interface signalsinput bits_of_q-1:0 q;/ 读取fifo数据inputempty;/ fifo空标志input bits_of_usedw-1:0 usedw;/ fifo使用情况output rdreq;/ 读fifo请求reg 31:0 readdata;reg rdreq;reg wait_ready;/ 等待周期标志reg ready;/ 控制读的时钟标志/=/ 寄存器wire 31:0 read_data_reg;/ 读数据寄存器wire 31:0 read_usedw_reg;/ 读状态寄存器reg read_data_reg_sel;/ 读数据寄存器使能reg read_usedw_reg_sel;/ 读状态寄存器使能/=/ 对控制寄存器地址进行译码,非阻塞always ( address )beginread_data_reg_sel= 1b0;read_usedw_reg_sel = 1b0;case ( address )2b01:read_data_reg_sel = 1b1;/ 使能读取数据寄存器2b10:read_usedw_reg_sel = 1b1;/ 使能读取状态寄存器default:beginread_data_reg_sel = 1b0;read_usedw_reg_sel = 1b0;endendcaseend/=/ 读fifo请求always ( read or chipselect or read_data_reg_sel or empty or wait_ready or ready )beginrdreq = 1b0;if ( read & chipselect & read_data_reg_sel & !empty & !wait_ready & !ready )/ rdreq信号只持续一个时钟，由wait_ready引起rdreq = 1b1;elserdreq = 1b0;end/=/ 控制时钟周期的标志always ( posedge clk or negedge reset_n )if ( !reset_n )wait_ready = 1b0;else if ( read & chipselect & !wait_ready & !ready &(read_data_reg_sel | read_usedw_reg_sel)/ fifo收到rdreq的上升沿，即等待周期中wait_ready = 1b1