《VHDL语言与EDA》实验教学大纲.doc

VHDL语言与EDA实验教学大纲（课程代码：08141027 ）一、课程说明（一）适用专业：物理学， 电子信息与科学技术，应用电子技术（二）课程类别：专业任选课（三）课程性质与任务：要求学生通过该课程的学习，初步掌握基于EDA技术的基本电子线路设计方法、数字与模拟电子系统设计方法和可编程ASIC器件的设计方法；了解常用硬件描述语言的使用特点、编程方法和仿真测试技术，特别是能初步掌握VHDL的编程技术和硬件描述方法；学会熟练使用一至两种常用EDA工具软件的设计应用方法、测试方法和综合优化技术；对EDA的发展及其前沿技术、对硬件描述语言VHDL应用特性的发展有比较清楚的了解。 （四）实验教学目标与基本要求：要求学生初步掌握常用硬件描述语言的使用特点、编程方法和仿真测试技术，特别是能初步掌握VHDL的编程技术和硬件描述方法；学会熟练使用一至两种常用EDA工具软件的设计应用方法、测试方法和综合优化技术。（五）学时、学分数：1.课程总学时与学分：36学时 1.5学分2.实验学时与学分：18学时 0.5学分（六）实验类别：专业实验（七）考核方式与要求：预习报告占20%、实际操作40%、总结报告40%二、实验内容与基本要求（一）实验项目一览适用专业、年级1. 物理学专业三年级2. 应用电子专业三年级3. 电子信息专业三年级总学时/实验学时36/18序号实验项目名称实验内容提要学时实验要求实验类型备注1应用MAX+plus 完成基本组合电路设计熟悉MAX+plus的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。3必做验证2应用MAX+plus 完成基本时序电路的设计熟悉MAX+plus的VHDL 文本设计过程，学习简单时序电路的设计、仿真和测试。3必做设计3设计含异步清0 和同步时钟使能的加法计数器学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL 设计技术。3必做设计47 段数码显示译码器设计学习7 段数码显示译码器设计；学习VHDL 的CASE 语句应用及多层次设计方法。3必做综合58 位数码扫描显示电路设计学习硬件扫描显示电路的设计。3必做综合6数控分频器的设计学习数控分频器的设计、分析和测试方法。3必做综合 注：1.实验要求分必做和选做两种；实验类型为验证型、设计型、综合型、综合设计型等。2.独立设课的实验不需填写“课程总学时”与“课程总学分”。（二）实验内容及要求实验一：应用MAX+plus 完成基本组合电路设计内容：首先利用MAX+plus完成2 选1 多路选择器的文本编辑输入和仿真测试等步骤，最后在实验系统上进行硬件测试，验证本项设计的功能。要求：掌握在实验系统上进行硬件测试方法实验二：应用MAX+plus完成基本时序电路的设计内容：1、根据实验4-1 的步骤和要求，设计触发器，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。2、设计锁存器，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。要求：掌握应用MAX+plus完成基本时序电路的设计方法实验三：设计含异步清0 和同步时钟使能的加法计数器内容：在MAX+plus上对例3-22 进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。【例3-22】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = 1 THEN CQI := (OTHERS =0) ; -计数器异步复位ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿IF EN = 1 THEN -检测是否允许计数（同步使能）IF CQI 0); -大于9，计数值清零END IF;END IF;END IF;IF CQI = 9 THEN COUT = 1; -计数大于9，输出进位信号ELSE COUT = 0;END IF;CQ LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL ;END CASE ;END PROCESS ;END ;要求：掌握7 段数码显示译码器设计的方法实验五：8 位数码扫描显示电路设计内容：说明例5-19 中各语句的含义，以及该例的整体功能。对该例进行编辑、编译、综合、适配、仿真，给出仿真波形。【例5-19】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCAN_LED ISPORT ( CLK : IN STD_LOGIC;SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); -段控制信号输出BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );-位控制信号输出END;ARCHITECTURE one OF SCAN_LED ISSIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL A : INTEGER RANGE 0 TO 15;BEGINP1：PROCESS( CNT8 )BEGIN-CASE CNT8 ISWHEN 000 = BT = 00000001 ; A BT = 00000010 ; A BT = 00000100 ; A BT = 00001000 ; A BT = 00010000 ; A BT = 00100000 ; A BT = 01000000 ; A BT = 10000000 ; A NULL ;END CASE ;END PROCESS P1;P2：PROCESS(CLK)BEGINIF CLKEVENT AND CLK = 1 THEN CNT8 SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG NULL ;END CASE ;END PROCESS P3;END;要求：掌握8 位数码扫描显示电路设计的方法实验六：数控分频器的设计内容：1、在实验系统上硬件验证例5-20 的功能。2、将例5-20 扩展成16 位分频器，并提出此项设计的实用示例。【例5-20】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT ( CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLKEVENT AND CLK = 1 THENIF CNT8 = 11111111 THENCNT8 := D; -当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL = 1; -同时使溢出标志信号FULL输出为高电平ELSE CNT8 := CNT8 + 1; -否则继续作加1计数FULL = 0; -且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULLEVENT AND FULL = 1 THENCNT2 := NOT CNT2; -如果溢出标志信号FULL为高电平，D触发器输出取反IF CNT2 = 1 THEN FOUT = 1; ELSE FOUT = 0;END IF;END IF;END PROCESS P_DIV ;END;要求：掌握数控分频器的设计方法三、实验设备及器材配置1、PC机 15 套 奔III以上， 256M内存以上2、15 套EDA实验开发系统3、多媒体投影仪1套4、示波器 15套四、参考教材及资