数字时钟的设计.doc

2006级学生数字电路课程设计 数字电路课程设计报告书课题名称 数字时钟的设计姓 名学 号 院、系、部物理与电信工程系专 业电子信息工程指导教师2008年 07 月 06日 一、设计任务及要求：设计任务：设计一个数字时钟（显示时分秒）。要 求： 设计一个具有由振荡器输出稳定的高频脉冲信号作为时间基准,经分频振荡器输出标准的秒脉冲,秒计数器满60向分计数器进位,分计数器满60向小时进位,小时计数器按“12翻1”规律计数，计数器经译码器送到显示器 。 指导教师签名： 2008年7月6日 二、指导教师评语：指导教师签名： 2008 年7月 日 三、成绩 验收盖章 2008年 月 日 数字时钟的设计1 设计目的（1）熟悉集成电路的引脚安排。（2）掌握各芯片的逻辑功能及使用方法。（3）了解面包板结构及其接线方法。（4）了解数字时钟的组成及工作原理。（5）熟悉数字钟的设计与制作。（6）进一步培养学生对555及74290电路的综合能力和设计能力。2 设计思路（1）设计555构成的多谐震荡电路（f=50hz）。（2）设计由两片74290构成的60进制电路。（3）设计由两片74290构成的12进制电路。 3 设计过程 3.1方案论证数字时钟总体方框图如图1所示。由742910构成的分钟计数器由74290构成的12进制时钟计数器由74290构成的60进制计数器555构成的多谐振荡器多谐振荡器图1 数字时钟总体方框图3.2电路设计1555定时器构成多谐振荡器用555定时器构成多谐振荡器，输出稳定的调频脉冲，作为时间基准。如图2所示。图2 555定时器构成的多谐振荡器2利用两片74290组成60进制递增计数器利用两片74290组成的60进制计数器如图3所示，输入计数脉冲CP加在CLKA端，把QA与与CPLB从外部连接起来，电路将对CP按照8421BCD码进行异步加法计数。通过反馈端，控制清零端清零，其中个位接成十进制形式，十位接成六进制形式。秒和分计数均由60进制递增计数器来完成。图3 60进制递增计数器3.用两片74290组成12进制递增计数器个位同样接成十进制形式，十位通过QA与CLKB外部连接，向显示屏间隔地输出“0”与“1”，组成12进制递增计数器。如图4所示。图4 12进制递增计数器计数器和七段显示数码管组成数字钟的基本计数和显示电路，全电路图如图5所示。图5 数字时钟全电路图4. 系统调试与结果（1）组装调试555多谐振荡器的电路。（2）组装调试秒针，分钟计数器电路。如图6所示。 图6 秒针进制到时钟电路截图（3）调试时针电路。时钟截图如图7所示。 图7 时钟截图（4）调试闹钟功能。仿真闹钟截图如图8所示。图8 闹钟截图（5）电子钟各部分之间的联调，注意各部分电路之间的时序配合关系。然后检查电路各部分的功能，使其满足设计要求。仿真图如图9所示。图9 仿真图5主要仪器与设备数字电路实验箱 或EWB软件集成电路 74290六片，555定时器，与门3个，译码管六个电 阻 463K欧姆两只。电 容 0.1uF1只，1uF只，6 设计体会与建议 6.1设计体会通过这次对数字时钟的设计与制作，让我了解了设计电路的程序，也让我了解了关于数字钟的基本原理与设计理念，通过对数字钟各部分之间的组装与调试，使我了解到怎样通过示波器检测实验过程中出现的问题以及怎样解决这些问题。还有要设计一个电路总要先用仿真仿真成功之后才实际接线的。但是最后的成品却不一定与仿真时完全一样，因为，再实际接线中有着各种各样的条件制约着。而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。此外，本实验也可通过EWB软件实现。通过这次学习，让我对各种电路都有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手实际操作才会有深刻理解。6.2对设计的建议 通过这次对数字时钟电路的设计，我对数字电路有了进一步的认识和理解，并学习了使用EWB软件对电路的仿真。虽然电路连接并仿真成功，但对于电路元器件的工作原理还不是真正的理解透彻。总的来说，通过这次的设计学习，让我真正的认识到自己所学习到的是那么的肤浅，在以后的学习中那深入原理，灵活的掌握所学习到的知识。参考文献1 康华光. 电子技术基础. 北京：高等教育出版社，1999年2 彭华林等编. 数字电子技术. 长沙：湖南大学出版社，2004年 3 金唯香等编. 电子测试技