多功能数字电子钟_VHDL.doc

多功能数字钟设计一、设计原理通过对任务书的要求的分析，结合以前学的课程，改程序设计可设计出层次不同的各个模块，可分为计数模块、分频模块、消抖模块、数据选择模块、报时闹钟模块和定时模块。各模块的简介如下：分频模块可产生1HZ、4HZ、64HZ、512HZ共4个脉冲信号，其中1HZ脉冲信号用来提供秒60进制计数器的时钟信号，4HZ脉冲信号用来提供计时和校时的时钟信号，64HZ脉冲信号用来提供消抖电路的时钟信号，512HZ脉冲信号用来提供闹钟和整点报时的声音频率信号；其中计数模块包括秒计数模块、分计数模块、时计数模块，秒、分、时之间通过进位连接，秒每计数到59产生一次进位至分，分每计数到59次产生一次进位至时；通过消抖模块可以消除各按键的抖动；通过数据选择模块可以选择是计时还是校时；通过报时闹钟模块和定时模块可以对时钟进行定时，并能进行整点报时。二、各模块的设计：（1）、分频模块可产生1HZ、4HZ、64HZ、512HZ共4个脉冲信号，其中1HZ脉冲信号用来提供秒60进制计数器的时钟信号，4HZ脉冲信号用来提供计时和校时的时钟信号，64HZ脉冲信号用来提供消抖电路的时钟信号，512HZ脉冲信号用来提供闹钟和整点报时的声音频率信号；将实验箱的1024HZ信号分出1HZ、4HZ、64HZ、512HZ共4个脉冲信号，其中1HZ脉冲信号用来提供秒60进制计数器的时钟信号，4HZ脉冲信号用来提供计时和校时的时钟信号，64HZ脉冲信号用来提供消抖电路的时钟信号，512HZ脉冲信号用来提供闹钟和整点报时的声音频率信号。其VHDL程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;architecture one of fenpin issignal q512,a,b,c:std_logic;signal c1,c4,c64:integer range 512 downto 0;beginprocess(in_clk)begin if in_clkevent and in_clk=1 then -得到64HZ时钟信号 q512=7 then c64=0;c=not c;else c64=127 then c4=0;b=not b;else c4=511 then c1=0;a=not a;else c10);cge:=(others=0); -clr为1时清零 elsif alarm=0 and (clkevent and clk=1) then -clr为0时计数 if cge9 then cge:=cge +1;co=0; elsif cshi0); elsif cshi=5 and cge=9 -计数到59时清零并产生进位输出then co0); cge:=(others=0); else co=0; end if; end if; shi=cshi; ge0);cge:=(others=0); -clr为1时清零 elsif alarm=0 and (clkevent and clk=1) then -clr为0时计数 if cshi2 then -正常计时过程 if cge0); end if; elsif cshi=2 then if cge0);cge:=(others=0); end if; end if; end if; shi=cshi;ge=cge;end process;仿真波形如下：波形2 24进制时计数器仿真波形此图给出的是24进制的时计数器的仿真波形，当计数到23的时候，下一次下降沿触发后，从0从新开始计数，这正是24个小时的时循环，说明仿真是正确的。创建的元件符号如下：图形2 24进制秒计数器元件符号、（3）、通过消抖模块可以消除各按键的抖动；通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，电压信号并不稳定，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均有一连串的抖动，抖动时间的长短由按键的机械特性决定。本设计中消抖模块的VHDL程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;architecture one of xiaodou isbeginprocess(clk_64)variable sa_n,sa_p,sb_n,sd_n,sb_p,sc_n,sc_p,sd_p:std_logic;begin if clk_64event and clk_64=1 thensa_p:=sa_n;sa_n:=sa;sb_p:=sb_n;sb_n:=sb;sc_p:=sc_n;sc_n:=sc;sd_p:=sd_n;sd_n:=sd;if sa_p= sa_n then shij=sa;end if;if sb_p= sb_n then fenj=sb;end if;if sc_p= sc_n then miaoclr=sc;end if;if sd_p= sd_n then sdo=sd;end if;end if;end process;仿真波形如下：波形4 消抖模块仿真波形创建的元件符号如下：图形4 消抖模块元件符号（4）、通过数据选择模块可以选择是计时还是校时；通过数据选择模块可以选择是计时还是校时。其VHDL程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;architecture one of choice21 isbeginprocess(c,a,b) beginif alarm=0 then y=a;else y=b; -选择模式判断end if;end process;end one;仿真波形如下：波形5 数据选择模块仿真波形创建的元件符号如下：图形5 数据选择模块元件符号（5）、通过报时闹钟模块和定时模块可以对时钟进行定时，并能进行整点报时。1、报时模块 通过报时闹钟模块可以使时钟在到达最后一分钟时开始报时，并能进行整点报时。在达到所定时间时，闹钟响起。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;architecture one of voice isbeginprocess(fen1,fen0,miao1,miao0)beginif fen1=0101 and fen0=1001 and miao1=0101 then -最后一分钟报时 if miao0=0001 or miao0=0011 or miao0=0101 or miao0=0111 then q=in_500; elsif miao1=0101 and miao0=1001 then q=in_1000; -整点报时 else q=0; end if; else q=0; end if;if fen1=fh and fen0=fl and shi1=sh and shi0=sl then q=in_1000;-到达定时声音输出end if;end process;end one;仿真波形如下：波形6 报时、闹时模块仿真波形创建的元件符号如下：图形6 报时、闹时模块元件符号2、定时模块定时模块可以对时钟进行定时。其VHDL程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;architecture one of df4 is beginprocess (sd,hourh,hourl,minh,minl) beginif sd=1 then -对时钟进行定时hourh_o=hourh;hourl_o=hourl;minh_o=minh;minl_o=minl;end if;end process;end one;仿真波形如下：波形7 定时模块仿真波形创建的元件符号如下：图形7 定时模块元件符号三、数字钟整体结构图四、仿真和下载应用QuartusII对各部分进行逐一仿真后，生成各个模块，然后进行连接，连接后调试正确后，再可以进行管脚锁定，下载到硬件进行验证。通过管脚锁定我们设定了调节数字钟的按键，通过对按键的调动，我们可以实现设计要求的各项功能，包括时.分.秒的设定、整点报时、闹钟设定，经过下载后的结果验证，实验设计是符合设计要求的。五、心得体会：这次课程设计我选择了做多功能数字钟，在设计和制作数字钟的过程中，让我更加明白了如何运用VHDL语言设计一个具有一定逻辑功能的模块。学会了如何在写程序前进行全面的分析，起初不知道具体做那个模块以及各个模块的功能怎么实现，经过查资料和同学的探讨，最后找出整个程序的设计思路，进行一个模块一个模块的设计，并进行一个模块一个模块的仿真，发现错误就认真修改，直到都是正确的，然后再进行下一个模块的设计与仿真。最后将仿真过的模块连线，再次进行仿真和下载，经过逐次修改直到结果正确为止。通过本次实验，让我对QuartusII的应用更加熟练，也对这一类的程序设计有了一定清晰地认识和了解，也能更快的理清设计的大致环节，更好的将理论知