全加器与全减器设计.doc

全加器与全减器设计 学校代码：_ 学 号： _ Hefei University 数电设计报告 NUMBER OF ELECTRICAL DESIGN REPORT 设计题目： 全加器与全减器设计 学位类别： 工学学士 年级专业（班级）：电子信息工程1班 作者姓名：汤家映（1405011019）、宋道远（1405011020）、朱亚东（1405011022） 导师姓名： 谭敏 完成时间： 2015-5-17 目录一、设计任务21.用组合逻辑电路设计1位二进制全加器与全减器22.用双8选1数据选择器74LS151设计1位二进制全加器与全减器23.用广义译码器VHDL语言设计1位二进制全加器与全减器2二、设计过程21.用组合逻辑电路设计1位二进制全加器与全减器2（1）进行逻辑抽象，建立真值表2（2）画出卡诺图2（3）画出逻辑电路32.用双8选1数据选择器74LS151设计1位二进制全加器与全减器3（1）逻辑问题进行抽象，列出真值表3（2）列出函数表达关系4（3）用数据选择器74LS151画出逻辑电路图43.用广义译码器VHDL语言设计1位二进制全加器与全减器5三、总结6一、设计任务1、 用组合逻辑电路设计1位二进制全加器与全减器；2、 用双8选1数据选择器74LS151设计1位二进制全加器与全减器；3、 用广义译码器VHDL语言设计1位二进制全加器与全减器。二、设计过程1、 用组合逻辑电路设计1位二进制全加器与全减器（1） 进行逻辑抽象，建立真值表全加器与全减器真值表输入输出ABC全加器（m=0）全减器（m=1）SDSD00000000011011010101101101011001010100101010101001111111 （说明：当m=1时为全加器A.B分别表示被减数和减数C表示低位向高位的借位数，S表示本位和值，D表示向高位的借位； 当m=0时为全加器A.B分别表示两个加数C表示低位向高位的进位数，S表示本位和值，D表示向高位的进位）（2） 画出卡诺图BCmA00011110000000010101111111100101 S的卡诺图 D的卡诺图BCmA00011110000110011001110110101001全加器：m=0时，,全减器：m=1时，（3）画出逻辑电路根据最简逻辑表达式画出逻辑电路图2、 用双8选1数据选择器74LS151设计1位二进制全加器与全减器；(1) 逻辑问题进行抽象，列出真值表全加器与全减器真值表mABCSD0000000001100010100011010100100101010110010111111000001001111010111011011100101101001110001111114（说明：当m=1时为全加器A.B分别表示被减数和减数C表示低位向高位的借位数，S表示本位和值，D表示向高位的借位当m=0时为全加器A.B分别表示两个加数C表示低位向高位的进位数，S表示本位和值，D表示向高位的进位）（2） 列出函数表达关系根据上面真值表，列出逻辑函数表达式（标准与或式）（3） 用数据选择器74LS151画出逻辑电路图根据逻辑函数的标准与或式画出逻辑电路图3、 用广义译码器VHDL语言设计1位二进制全加器与全减器根据全加器与全减器的真值表编写VHDL程序，程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JJ IS PORT(M,A,B,C:IN STD_LOGIC; S,D: OUT STD_LOGIC);END ENTITY JJ;ARCHITECTURE one OF JJ IS SIGNAL MABC:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN MABCS=0;DS=1;DS=1;DS=0;DS=1;DS=0;DS=0;DS=1;DS=0;DS=1;DS=1;DS=0;DS=1;DS=0;DS=0;DS=1;DNULL; END CASE; END PROCESS;END ARCHITECTURE one;三、总结本次关于全加器与全减器的设计是由本组三人共同合作配合完成，知道了合作完成任务的重要性。通过这次课程设计，加强了我们思考和解决问题的能力，巩固数字逻辑电路的理论知识，进一步发现自身的优点与不足：当面对问题时我们能冷静的想出解决问题的思路，同时也会去付诸实施。然而，在处理事情的过程中，也遇到了一些困难，我们虚心的与同学讨论，向老师请教。总的来说，我认为这次的数电设计课程对我们来说都受益匪浅。课程设计