IC设计笔试题集锦.doc

EE笔试/面试题目集合分类-IC设计基础 模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）（1）基尔霍夫电流定律，简记为KCL，是电流的连续性在集总参数电路上的体现，其物理背景是电荷守恒公理。基尔霍夫电流定律是确定电路中任意节点处各支路电流之间关系的定律，因此又称为节点电流定律，它的内容为：在任一瞬时，流向某一结点的电流之和恒等于由该结点流出的电流之和；在列写节点电流方程时，各电流变量前的正、负号取决于各电流的参考方向对该节点的关系（是“流入”还是“流出”）；而各电流值的正、负则反映了该电流的实际方向与参考方向的关系（是相同还是相反）。通常规定，对参考方向背离（流出）节点的电流取正号，而对参考方向指向（流入）节点的电流取负号。（2）第二定律又称基尔霍夫电压定律，简记为KVL，是电场为位场时电位的单值性在集总参数电路上的体现，其物理背景是能量守恒公理。基尔霍夫电压定律是确定电路中任意回路内各电压之间关系的定律，因此又称为回路电压定律，它的内容为：在任一瞬间，沿电路中的任一回路绕行一周，在该回路上电动势之和恒等于各电阻上的电压降之和；KVL定律是描述电路中组成任一回路上各支路（或各元件）电压之间的约束关系，沿选定的回路方向绕行所经过的电路电位的升高之和等于电路电位的下降之和2、平板电容公式(C=S/4kd)。，其中，为真空中的介电常数； 为相对介电常数； S为平行板的面积； d为平行板之间的距离；3、最基本的三极管曲线特性。4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）负反馈种类：（电压并联反馈（shunt-shunt feedback），电流串联反馈（series-series feedback），电压串联反馈（series-shunt feedback）和电流并联反馈（shunt-series feedback）；负反馈的优点：4.1降低放大器的增益灵敏度，因此广泛应用在放大器的设计中（amplifier design）；4.2改变输入电阻和输出电阻；4.3改善放大器的线性和非线性失真，因此高质音频放大器通常在power output stage采用负反馈；4.4有效地扩展放大器的通频带，因此负反馈广泛应用在broadband amplifiers中。5、三极管和MOS管的小信号等效模型5.1三极管（bipolar transistor）：三极管的主要参数：ICBO：集电结反向饱和电流；ICEO：集电极和发射极间的穿透电流，ICEO=（1+beta）ICBO；极间反向饱和电流越小，三极管质量越好；ICBO（ICEO）、beta具有正的温度系数；VBE具有负的温度系数-23mV/K；集电极最大允许电流ICM：是指beta下降到其额定值得2/3时允许的最大集电极电流；集电极最大允许功率损耗PCM：是指集电结上允许损耗功率的最大值；Pc=Ic*VCE；选择Ic、VCE应保证PcPCM;反向击穿电压：V（BR）EBO V（BR）CEO V（BR）CBO共发射极截止频率，特征频率，共基极截止频率：；三者之间的大小比较：，其中5.2 MOSFET transistor；（体效应）；MOS管的亚阈值特性：VGS0的状态下，因为当VGS0时将产生栅极电流ig使G、S之间的电阻急剧下降；当VGSP2），在补偿的过程中原系统的主极点f1保持不变；通过这种方式拉开主极点和次极点的距离，提高了负反馈放大电路的稳定性；因为f1不变，放大电路的开环通频带并没有改变；因此超前补偿方法在宽频带放大电路中得到广泛的应用。7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。判断系统是否稳定的准则：相位移等于180度时，如果增益幅度大于1则不稳定；或者增益幅度等于1时相位移超过180度则不稳定；一般要求相位裕度超过45度；在一些应用中要求相位裕度超过60度。改变频响曲线的方法：（1）通过负反馈能够扩展增益幅度的平坦范围，也即扩展-3dB带宽，但要注意深度的负反馈可能会带来系统的不稳定性问题。（2）在二级运算放大器中可以通过米勒补偿实现极点分裂，增加相位裕度，提高稳定性。8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。在典型的二级运放设计中，可以通过米勒补偿电容实现频率补偿，通过极点分裂来增加相位裕度，提高稳定性；但要注意米勒补偿电容的引入会导致产生一个右半平面的零点，若设置不当该零点可能会导致稳定性问题，可以通过调零电阻（nulling resistor）、消除前馈路径或者前馈补偿等方法控制这个右半平面的零点；9、基本放大电路种类，优缺点，特别是广泛采用差分结构的原因。9.1 共源级放大电路 9.1.1 采用电阻负载的共源级放大电路缺点：gm随输入信号发生变化；Vin为大信号时增益发生显著的变化，增益对信号电平的依赖导致了非线性；要获得较大的增益，则需要很大的RD，引起面积的增大；制作精确控制阻值的RD也较为困难。9.1.2 采用二极管连接当负载的共源级放大电路优点：当输入和输出电平发生变化时，增益相对保持不变；表明增益是器件尺寸的比较弱的函数；Vout的最大值可以为VDD-Vth；缺点：当需要较高的增益时，M1的宽长比很大而M2的宽长比很小；M2的宽长比小导致M2的Vov很大，Vgs2也很大，导致Vout （max）很小，因此输出摆幅严重减小；9.1.3采用电流源负载的共源级放大电路输出Vout的直流值还没有确定，只有通过负反馈环路把Vout箝位在某一个值共源级偏置才达到稳定9.1.4工作在线性区的MOS为负载的共源级放大电路缺点：，随工艺和温度改变，产生一个精确的Vb需要复杂的电路；优点：Vout（max）= VDD，输出摆幅较大9.1.5 source degeneration的共源级放大电路 ，如果Rs很大，则Gm很稳定，增益Av也很稳定；代价是Av的减小。9.2 共漏极放大电路（源跟随器）上图中M1的漏电流受输入直流电平Vin的强烈影响；采用电流源来替代Rs可以解决这个问题：、特点：高输入阻抗；中等偏小的输出阻抗；体效应进一步减小了输出阻抗；9.3 共栅级放大电路在RD较小时输入阻抗为：（体效应进一步减小了输入阻抗）共栅极相当于一个电流buffer共栅极中，不会在输入-输出产生高频反馈，因此带宽较大；9.4共源共栅级放大电路输出阻抗高：，容易实现高的本证增益因为共源共栅具有高的输出阻抗，一种普遍应用是很定电流源。缺点：M2叠加在M1上导致需要额外的电压余度，输出电压摆幅减小。三种基本放大电路的对比总结：相位关系：CS反相；CG、CD同相；放大倍数：CS、CG较大，CD小于且接近于1；差分结构的优点：放大差模信号，抑制共模噪声，抗干扰能力强；差动输出相比单端输出增大了可得到的最大电压摆幅；在电路对称的条件下，差动对管的零点漂移及噪声、干扰的大小与极性均相同，可视为共模信号，因此，差放具有很强的抑制零点漂移及抑制噪声与干扰的能力。10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。输出共模信号：；输出差模信号：11、画差放的两个输入管。11.1 CMOS组成的差分对：若为平衡态时M1、M2的过驱动电压；则差模输入Vid满足时差分对工作在线性区；11.2 BJT组成的差分对：当输入差模电压Vid满足：时，差分对工作在线性区；12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。（仕兰微电子）集成运放若处于开环或者正反馈闭环应用时，处于非线性饱和工作状态，也即非线性区，输出要么高电平要么低电平；运放在非线性区时虚断但不虚短；若处于负反馈闭环应用时，则处于线性工作状态，也即线性工作区；运放在线性区时虚断、虚短；12.1 比例运算电路： 12.1.1 反向输入方式 12.1.2 同相输入方式 12.2 加法运算电路12.2.1 反向加法运算电路 12.2.2 同相加法运算电路12.3 减法运算电路12.3.1 差动输入方式实现减法运算12.3.2 反向求和电路实现减法运算12.4 积分电路12.5 微分电路13、用运算放大器组成一个10倍的放大器。（未知）14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的 rise/fall时间。(Infineon笔试试题)15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RCR1；23.2 CMOS集成施密特触发器24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期.) （华为面试题）25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。（仕兰微电子）26、VCO是什么,什么参数(压控振荡器?) （华为面试题）27、锁相环有哪几部分组成？（仕兰微电子）28、锁相环电路组成，振荡器（比如用D触发器如何搭）。（未知）29、求锁相环的输出频率，给了一个锁相环的结构图。（未知）30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。（未知）31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线无损耗。给出电源电压波形图，要求绘制终端波形图。（未知）32、微波电路的匹配电阻。（未知）33、DAC和ADC的实现各有哪些方法？（仕兰微电子）34、A/D电路组成、工作原理。（未知）35、实际工作所需要的一些技术知识(面试容易问到)。如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了。（未知）36、集成运放工作在线性区和非线性区的判断方法？若有负反馈，则工作在线性区；若无负反馈或存在正反馈，则工作在非线性区；工作在线性区时，集成运放满足“虚短”和“虚断”两个准则；工作在非线性区时，集成运放不满足“虚短”，但仍然满足“虚断”，输出电压不是高电平就是低电平；37.关于阻容耦合放大电路阻容耦合放大电路的频带宽度是指（上限截至频率与下限截至频率之差）阻容耦合放大电路的上限截止频率是指（随着频率升高使放大倍数下降到原来的0.707倍，即-3dB时的频率）阻容耦合放大电路的下限截止频率是指（随着频率降低使放大倍数下降到原来的0.707倍，即-3dB时的频率）。问题补充：阻容耦合放大电路的上限截止频率主要受(晶体管结电容，电路的分布电容)的影响，阻容耦合放大电路的下限截止频率主要受(隔直电容与旁路)电容的影响38.正弦波振荡的起振条件和稳定振荡条件振荡电路分反馈式和负阻式两大类；而反馈式振荡电路又分为正弦波振荡电路和非正弦波振荡电路；以下讨论反馈式振荡电路的起振条件和稳定振荡条件。反馈型振荡器的原理框起振条件：振荡器的起振条件又可细分为起振的振幅条件（|T(j)|1）和相位条件（(T)=(K)+(F)=2n, n=0,1,2），其中起振的相位条件即为正反馈条件。平衡条件：振荡器的平衡条件又可细分为振幅平衡条件（|T(j)|=1）和相位平衡条件（(T)=(K)+(F)=2n, n=0,1,2）。注意：正弦波振荡电必须含有选频网络；根据选频网络的不同又分为RC振荡电路、LC振荡电路、石英晶体振荡电路。RC串并联选频网络：39.影响放大电路直流静态工作点的因素有哪些？温度、电源电压波动、晶体管特性的分散性等；以温度变化、晶体管特性的分散性影响最大。40.甲类、乙类、甲乙类功率放大器（参考格雷的模拟集成电路的分析与设计第五章或者华工版模电课本P131）功率放大器的要求：保证可接受的失真程度下向负载提供尽可能大的功率；最小化输出阻抗以减轻负载对电压增益的影响；低的静态功耗，高效率；甲类：在放大电路中，当输入信号为正弦波时，若晶体管在信号的整个周期内均导通（即导通角=360），则称之工作在甲类状态；非线性失真较小；但静态工作电流大，功耗最大，效率最低；乙类：若晶体管仅在信号的正半周或负半周导通（即=180），则称之工作在乙类状态；效率达到78.5%；静态工作电流为0，功耗较小，效率较高，但失真较大； 甲乙类：若晶体管的导通时间大于半个周期且小于一个周期（即=180360之间），则称之工作在甲乙类状态； Examples：CLASS A什么条件下才能向负载提供最大的功率？当RL很大时（RL1），输出Vo的幅度达到VCC-Vce（sat）；但是Io的幅度较小，负载不能获得最大的功耗；当RL小时（RL2），输出Io的幅度达到IQ，但是输出Vo的幅度只能受限为IQ*RL2；因此负载也不能获得最大的功耗；当RL=RL3时，输出Vo的幅度达到最大值VCC-Vce（sat），输出Io的幅度达到最大值IQ，此时负载获得最大的功率。当RL=RL3时输出Vo和Io的波形图如下：最大效率不超过25%；不管有没有输入信号：Psupply=2Vcc*IQ照样成立；Q2管消耗的功率恒定为：VCC*IQ；没有输入信号时：Q1消耗的功率为VCC*IQ；当有输入信号并且负载获得最大功率时：Q1消耗的功耗为0.5VCC*IQ，负载获得的功率为0.5VCC*IQ；（参考格雷的模拟CMOS集成电路的分析与设计P351）由此得出结论：当甲类功放电路的输入功率为零时,管子的消耗功率最大；当有输入信号时，原来管子消耗的功率有一部分传送给负载；就算没有ac输入，甲类功放仍然会有较大的功率损耗；甲类功放的最大效率不超过25%；CLASS B PUSH-PULL 互补对称乙类推挽输出级电路（OCL）特点：having essentially zero power dissipation wth zero input signal;Q1 and Q2 conduct for alternate half cycles; efficiency is higher than CLASS A (ideally 78.6% at full output power)A notch ( or deadband) of 2Vbe(on) in Vi centered around Vi = 0 ;会引起交越失真；从+VCC吸取的平均电流为：从-VCC吸取的平均电流与上式相等；CLASS B的效率与RL无关，但随着Vo幅度的增加而增加；效率最大值达到78.6%；另外，输入ac为0时CLASS B的standby power dissipation is essentially 0；当时，RL获得最大的不失真功率，；单管集电极平均损耗功率为：当时达到最大值，即单管集电极平均功耗最大；单管集电极的瞬时功耗：，对其求导，得出：当时最大；也就是说，当输出电压的幅度为VCC/2（输出电流为VCC/(2RL)）时，单管集电极瞬时功耗最大，；CLASS AB ：工作原理：当Vi偏离静态偏置点正向增大时，Q1向负载提供电流（功率），Vbe1增大，相应地Vbe2减小（因为Vbe1+Vbe2=constant）；Q2呈弱导通状态（不向负载提供功率）； 反之，当Vi偏离静态工作点负向增大时，Q2向负载提供电流（功率），Vbe增大，相应的Vbe1减小，Q1呈现弱导通状态（不向负载提供功率）。特点：消除了交越失真；Vi=0时Q1，Q2偏置在小的静态电流下；41、复合管规律：复合管的类型(NPN或PNP)与组成它的最前面的管子类型相同（a）（b）中复合管的输入阻抗得到提高；而（c）和（d）复合管的输入阻抗和原来一样；复合管的电流放大倍数为：；穿透电流：；实际复合管的穿透电流较大，需要在后面管T2的B、E之间添加泄放电阻来对T1的穿透电流进行泄放；42、噪声系数噪声系数就是输入信噪比与输出信噪比的比值：多级放大电路的噪声系数：由此可见，多级放大电路的噪声系数主要取决于第一级；降低第一级的噪声系数及提高第一级的功率增益对降低总的噪声系数其关键作用。43、一阶系统的阶跃响应系统传输函数为： ，上升时间：44、电容充电电压的一般公式_数字电路1、同步电路和异步电路的区别是什么？（仕兰微电子）异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。 同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如触发器，当上升延到来时，寄存器把端的电平传到输出端。在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性-因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 3、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门；同时在输出端口应加一个上拉电阻。4、什么是Setup 和Holdup时间？（汉王笔试）5、setup和holdup时间,区别.（南山之桥）6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）7、解释setup和hold time violation，画图说明，并说明解决办法。 Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间（Hold time）：建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）数电课本P171在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。判断竞争冒险的方法：1、 如果输入变量每次只有一个改变状态，则如果布尔式中有相反的信号则可能产生竞争和冒险现象，例如或者；2、 对于输入变量有两个以上发生变化时，可以通过计算机辅助分析是否存在竞争冒险现象；3、 通过实验的方法来检查电路的输出端是否有因为竞争-冒险而产生的尖峰脉冲；解决方法：一是添加布尔式的（冗余）消去项；二是在芯片外部加滤波电容；该方法简单易行，缺点是增加了输出电压波形的上升时间和下降时间；三是增加选通电路；在电路达到稳定状态之后选通该信号以消除毛刺的影响。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接CMOS需要在输出端口加一上拉电阻接到5V或者12V。11、如何解决亚稳态。（飞利浦大唐笔试）亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：1降低系统时钟频率2用反应更快的FF3引入同步机制，防止亚稳态传播4改善时钟质量，用边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。亚稳态寄存用d只是一个办法，有时候通过not，buf等都能达到信号过滤的效果；12、IC设计中同步复位与异步复位的区别。（南山之桥）同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、MOORE 与 MEELEY状态机的特征。（南山之桥）14、多时域设计中,如何处理信号跨时域。（南山之桥）不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。我们可以在跨越Clock Domain时加上一个低电平使能的Lockup Latch以确保Timing能正确无误。15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦大唐笔试）Delay q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 2003.11.06 上海笔试试题）20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）触发器按照电路结构形式分类：（见数电课本P187）基本RS触发器；同步RS触发器；主从触发器；维持阻塞触发器；CMOS边沿触发器；按照控制方式的不同分类：RS触发器；JK触发器；T触发器；D触发器；按照存储数据的原理分类：静态触发器和动态触发器；21.1基本RS触发器，又称为R-S锁存器； 21.2同步RS触发器，受时钟控制的RS触发器；21.3 D锁存器（D latched register）或者：21.4 主从RS触发器当CP=1时，主触发器的输出、根据R、S而变化，而从触发器的、保持不变；当CP=0时，主触发器的输出、保持不变， 从触发器的、根据先前的、发生变化；总的等效结果为：输出、只能在CP的下降沿处发生变化；在CP的下降沿时，输出、根据CP下降沿时的、发生变化；21.5主从JK触发器主从RS触发器在使用时必须注意避免S=R=1的情况；如果希望即时出现了S=R=1的情况触发器的次态也是确定的，则需要在主从RS触发器的输出、引入一对反馈信号到输入端，于是就产生了主从JK触发器；JK触发器的功能：J=1，K=0，则在CP下降沿时 J=0，K=1，则在CP下降沿时 J=K=0时，则在CP下降沿时、保持不变； J=K=1时，则在CP下降沿时、均翻转；JK触发器的特性方程：21.6 T触发器21.7 D触发器（属边沿触发器的一种）主从结构式D触发器加法器分半加器和全加器两种；多位的加法器又分串行进位加法器和超前进位加法器；串行进位加法器电路结构简单，但速度慢；超前进位加法器速度快，但电路复杂；见数电课本P16722、卡诺图写出逻辑表达式。（威盛VIA 2003.11.06 上海笔试试题）见数电课本P3023、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）注意：直接使用卡若图化简得出的是最简与-或形式；对这个最简与-或形式进行两次取反得出与非-与非形式；对卡诺图中的0项进行求解然后取非得到的是与或非形式；24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）Layout：25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）电子的迁移率大约是空穴的2到3倍，在相等的W/L下，PMOS管的电阻大约为NMOS管的2到3倍，为了获得近似相等的上升延迟和下降延迟，PMOS管的宽长比比NMOS管的宽长比大，一般PMOS管的宽长比为NMOS管的2倍。27、用mos管搭出一个二输入与非门。（扬智电子笔试）28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09）29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。 30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）二选一的表达式： 方法一：方法二：使用传输门和非门的结构31、用一个二选一mux和一个inv实现异或。（飞利浦大唐笔试）异或： ； 二选一：通过观察，可以使S=A，D0=B，D1= B= D1来实现；32、画出Y=A*B+C的cmos电路图。（科广试题）33、用逻辑门和