课程设计1.ppt

内容概要 课程设计 实验指导 知识准备 实验要求 实验要求 熟练掌握ispEXPERT软件的使用方法 熟练掌握isp器件的使用方法 熟练掌握用VHDL进行数字逻辑电路设计 认真写出课程设计报告 熟练掌握isp器件的下载方法 8月28日 9月6日在实验室完成四个实验 Multimedia 1032管脚定义 I O单元 全局布线 通用逻辑单元 输出布线 I O单元 输入信号 输出信号 信号流程 模16计数器 设计四位二进制计数器 74LS163 演示 WEB74LS163 模16 模16计数器VHDL语言 用VHDL语言设计四位二进制计数器 模16 LIBRARYieee USEieee std logic 1164 all ENTITYexample1ISPORT x1 x2 x3 INBIT f OUTBIT ENDexample1 ARCHITECTURELogicFuncOFexample1ISBEGINf x1ANDx2 OR NOTx2ANDx3 ENDLogicFunc VHDL语言结构 可编程逻辑的VHDL文本设计方式 库 实体 结构体 每个部分通过关键字引导出来 引用库中程序包 examplech1 1 cpp includeVoidmain cout I mastudent n VHDL语言结构组成 实体说明 结构体格式 ENTITYIS 类属参数说明 端口说明部分 实体说明部分 END ARCHITECTUREOFIS 结构体说明部分 BEGIN END 实体说明格式 结构体格式 ENTITYhalf adderISPORT A B INstd logic Co OUTstd logic S OUTstd logic ENDhalf adder ARCHITECTURErtlOFhalf adderISSIGNALtmp1 tmp2 std logic BEGINtmp1 AORB tmp2 ANANDB Co NOTtmp2 S tmp1ANDtmp2 ENDrtl 实体说明 结构体格式 ENTITYhalf adderISPORT A B INstd logic Co OUTstd logic S OUTstd logic ENDhalf adder ARCHITECTURErtlOFhalf adderISBEGINS AXORB Co AANDB ENDrtl 半加器 LIBRARYieee USEieee std logic 1164 all LIBRARYIEEE USEIEEE std logic 1164 ALL USEIEEE std logic arith ALL USEIEEE std logic unsigned ALL ENTITYcounterISPORT clk areset sset enable INstd logic cout OUTstd logic q BUFFERstd logic vector 3DOWNTO0 ENDcounter ARCHITECTURErtl arcOFcounterISBEGINPROCESS clk areset BEGINIF areset 1 THENq 0 ELSIF clk eventANDclk 1 THENIF sset 1 THENq 1010 ELSIF enable 1 THENq q 1 ELSEq q ENDIF ENDIF ENDPROCESS cout 1 WHENq 1111 ANDenable 1 ELSE 0 ENDrtl arc 计数器的描述1 四位二进制同步计数器 仿真波形counter16 vhd 实验一 简易电子琴 ispLSI1032 输入的主频 100KHz 不同的键对100KHz进行分频 K0K1K2K3K4K5K6K7 设计思想 多模计数器 二分频计数器 判断当前按键是否有效 实验一顶层 多模计数器 二分频计数器 提高音量使输出信号占空比为50 多模计数器输出波形 libraryIEEE useIEEE STD LOGIC 1164 ALL useIEEE STD LOGIC ARITH ALL useIEEE STD LOGIC UNSIGNED ALL entitytoneisPort index instd logic vector 7downto0 音符输入信号code outstd logic vector 6downto0 音符显示信号high outstd logic 高低音显示信号tone0 outintegerrange0to2047 音符的分频系数endtone architectureBehavioraloftoneisbeginsearch process index 此进程完成音符到音符的分频系数译码 音符的显示 高低音阶begincaseindexiswhen 00000001 tone0tone0tone0tone0tone0tone0tone0tone0tone0 2047 code 0000001 high 0 endcase endprocess endBehavioral 音阶发生器程序 参见VHDL电子琴1 实验一程序模块 实验二 简易频率计 ispLSI1032 1 1MHz待测信号 检测开始 时钟基准信号100KHz 1S的闸门信号内计数的结果就是被测信号的频率 设计思想 gate 1对被测信号进行十进制计数 gate 0显示计数结果 产生闸门信号及清零信号 1S的闸门信号的产生方法 对100kHz时钟计数 当计满99999时产生输出信号 再经2分频后产生占空比50 的方波信号 计数 显示 实验三 交通灯控制 ispLSI1032 设计思想 六个时序状态 1 初始四个方向的红灯全亮 延时1秒 2 东西方向绿灯亮 南北方向红灯亮 延时5秒 3 东西方向黄灯闪 南北方向红灯亮 延时2秒 4 东西方向红灯亮 南北方向绿灯亮 延时5秒 5 东西方向红灯闪 南北方向黄灯闪 延时2秒 6 返回2 继续运行 7 紧急情况时手动控制四个方向红灯全亮 之后返回打断时的状态继续 四个计数器 1秒2秒 5秒 0 2秒 实验三 六个时序状态 1秒计数器计数 启动 复位 1秒计数器复位并停止计数5秒计数器开始计数 1秒后 5秒计数器复位并停止计数2秒计数器开始计数提供闪烁信号 5秒后 2秒计数器复位并停止计数5秒计数器开始计数 2秒后 5秒计数器复位并停止计数2秒计数器开始计数提供闪烁信号 5秒后 2秒后 S0 S1 S2 S3 S4 S5 所有计数器停止计数上一状态保留 紧急情况按钮按下 单进程描述状态机 ARCHITECTUREstate machineOFstore controllerISTYPEstate typeIS idle decision read write SIGNALstate state type BEGINone process PROCESS clk BEGINIF clk eventANDclk 1 THENCASEstateISWHENidle IF ready 1 THENstateIF read write 1 THENstateIF ready 1 THENstateIF ready 1 THENstate idle ELSEstate write ENDIF ENDCASE ENDIF ENDPROCESS re 1 WHENstate readELSE 0 we 1 WHENstate writeELSE 0 ENDstate machine LIBRARYIEEE USEIEEE std logic 1164 ALL ENTITYstore controllerISPORT readyclkread write INstd logic we re OUTstd logic ENDstore controller 用户自定义数据类型 单进程状态机 实验四 ispLSI1032 时钟信号1KHz 电子钟显示 设计思想 顶层模块 clock 原理图设计 底层模块 clk ring 底层模块 cnt60 底层模块 cnt24 底层模块 encode24 底层模块 ring 提供1Hz和整点响铃脉冲 60进制计数器 24进制计数器 2 4译码器 整点响铃信号 修改时分秒 复位信号