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高速数字系统设计中的信号完整性 安琪中国科学技术大学快电子学实验室2005年4月9日 中国科大快电子学安琪 2 第3讲 时钟技术 3 1一些基本概念和定义3 2时钟的产生3 3时钟的传输和分布 中国科大快电子学安琪 3 系统时钟 系统时钟在高速数字系统中扮演着举足轻重的角色 就像一个 节拍 发生器 协调着高速数字系统各部分的工作 如同一个交响乐队的指挥 是核心和灵魂 系统时钟的性能好坏 直接关系着整个高速数字系统的工作和整体性能 因此 系统时钟的产生 传输和分布在高速数字系统设计中是一个关键所在 其重要性是这么强调都不过分 系统时钟设计的基本目标是在满足系统对时钟抖动 ClockJitters 时钟偏差 ClockSkew 信号完整性 SignalIntegrity 等性能指标的要求 将时钟信号传递到系统的各个部件中去 系统时钟设计的任务基本可以分为两部分 高质量时钟信号的产生 时钟信号的传输与分布 在讨论高速数字系统的时钟设计之前 首先说明有关时钟的一些基本概念 中国科大快电子学安琪 4 3 1一些基本概念和定义 3 1 1时钟偏差 ClockSkew 时钟偏差 时钟信号的理想 沿变 和实际上的 沿变 之差 在实际系统中 造成时钟信号的 沿变 与理想 沿变 存在着差别的一个主要原因是因为数字信号经过逻辑器件时 其传输延迟时间上存在着差别 因此 人们也常直观地将时钟偏差定义为器件输出时钟信号的传输延迟时间之差 中国科大快电子学安琪 5 内部时钟偏差和外部时钟偏差 从更广义的角度出发 由于器件之间连线延迟的不同 或者负载条件的不同 都有可能引起时钟信号的实际 沿变 与理想的 沿变 不同 因此可以将时钟偏差分为两类 内部时钟偏差 IntrinsicSkew 一种是由逻辑器件内部产生的 表现为逻辑器件输出之间信号延迟上的差别 外部时钟偏差 ExtrinsicSkew 另一种是由于连线延迟和负载条件不同引起的延迟差别 被称为外部时钟偏差 ExtrinsicSkew 图4 1 2时钟信号的内 外Skew源示意图 中国科大快电子学安琪 6 时钟性能损失 为了度量由于时钟偏差引起的系统时钟性能损失 人们引进了一个指标 称为时钟性能损失 PerformancePenalty 它的定义如下 时钟性能损失 4 1 1 其中 F为系统时钟频率 单位为赫兹 Hz D为时钟偏差 单位为秒 s 时钟性能损失的大小是系统时钟频率和时钟偏差的函数 对于一个给定时钟偏差大小的系统 随着系统时钟频率的提高 时钟性能损失增大 同样 对于一个给定的系统时钟频率 时钟偏差的大小也直接影响着时钟性能损失 中国科大快电子学安琪 7 图4 1 3时钟性能损失的示意图 图4 1 3给出了时钟性能损失随系统时钟频率变化和时钟偏差大小变化的例子 中国科大快电子学安琪 8 时钟性能损失 事实上 时钟性能损失表征的是时钟偏差占时钟信号周期的百分比 也就是相对比值 因此 时钟性能损失可以直接用时钟偏差占时钟信号周期的比值来定义 时钟性能损失 4 1 2 其中 T 1 F为系统时钟的周期为秒 s 对于前例 时钟性能损失 D T 5ns 1 25MHz 5ns 40ns 0 125 中国科大快电子学安琪 9 4 1 2内部时钟偏差的分类 由逻辑器件内部产生的时钟偏差 或者说内部时钟偏差 从时钟偏差产生的机制上考虑 可以被划分为三种 1 占空比偏差 DutyCycleSkew 4 1 3 时钟信号上升沿的传输延迟时间TPLH与下降沿的传输延迟时间TPHL之间的差 TPLH和TPHL的差会导致时钟脉冲的宽度失真 有时也称其为脉冲偏差 PulseSkew 占空比偏差实质上是表征一个逻辑芯片的同一个管脚对时钟信号不同沿变 或称 跳变 的传输延迟特性 因此定义参数tPS来表征占空比偏差的大小 中国科大快电子学安琪 10 时钟信号的脉宽之差 由图4 1 4可看出 时钟信号沿的传输延迟时间TPLH与TPHL之间的之差就等于时钟信号正负脉冲的宽度之差 因此tPS也可以用时钟信号的脉宽之差来表示 4 1 4 时钟信号的占空比可以用百分比的形式表示 如45 55 经常将 忽略 直接表示为 45 55 当tPS存在时 时钟信号的频率越高 对tPS大小的要求就越高 如 对于一个频率为25MHz的系统时钟 若要求其占空比为45 55 时 则tPS不能超过4ns 这时要求 TPLH 18ns 同时有TPHL 22ns 或者TPHL 18ns 同时有TPLH 22ns 而对于一个50MHz的系统时钟 则tPS不能超过2ns 即要求 TPLH 9ns 同时有TPHL 11ns 或者TPHL 9ns 同时有TPLH 11ns 中国科大快电子学安琪 11 2 输出管脚间偏差 Output to OutputSkew 输出管脚间偏差 Output to OutputSkew 被定义为在一个器件内各输出管脚之间的最大传输延迟之差 因此也称为 Pin to PinSkew 在一般的逻辑器件手册中 输出时钟信号的传输延迟时间定义有两种 输出时钟信号由高到低的传输延迟时间TPHL和由低到高的传输延迟时间TPLH 所以输出管脚间偏差也有两个定义 即 tOSHL OutputSkewforHigh to LowTransitions tOSLH OutputSkewforLow to HighTransitions 其具体定义为 4 1 5 4 1 6 中国科大快电子学安琪 12 3 器件间偏差 Part to PartSkew 定义 在一个系统中 不同器件的输出上升沿 下降沿 之间的延迟时间差别 用表示 对各种产品手册给出的Part to PartSkew指标 我们需要特别给予关注 必须明确所给指标的限定条件 这是因为Part to PartSkew的大小与两个因素有关 一是时钟传输过程的变化 或者说是时钟传输的具体形式不同 二是不同器件所处环境的变化 电源电压变化和环境温度变化是硅器件中影响传输延迟的两个主要因素 对Part to PartSkew指标来说 这是非常重要的限定条件 对于单电源的单板系统来说 板上各元件使用相同的电源 电源的变化对Part to PartSkew影响就小一些 而在多电源 多板系统中 电源的变化对Part to PartSkew影响就成为一个重要的因数 即使不同的板使用同一电源 但由于各处对电源电流的需求不同 使得各板上实际得到电源电压也不同 环境温度变化的影响更为复杂 由于各元件本身产生的热量不同 元件分布的密度不同 散热条件不同 使得个元件所处位置的实际温度差别很大 因而 会产生较大的Part to PartSkew 中国科大快电子学安琪 13 4 1 3时钟抖动 ClockJitters 时钟偏差虽然对系统时钟的性能影响很大 但其影响可以认为基本上是一种静态因素 或者说 其影响是固定的 定义 当实际时钟信号的边沿与理想时钟边沿的偏离由于受某种因素 如噪声 串扰 电源电压变化等 不断发生变化时 而且这种变化是随机的 这种现象就是我们常说的时钟抖动 或者说时钟晃动 这种偏离相对于理想位置可能是超前 也可能是滞后的 如图7 1 7所示 时钟抖动的数值表示通常有两种 时钟抖动的最大值 即 峰 峰值 Peak Peak 单位一般为皮秒 常用 ps来表示 时钟抖动的均方根值 即所谓的标准方差 单位一般也为皮秒 图4 1 7时钟抖动示意图 中国科大快电子学安琪 14 时钟抖动的分类 一 周期抖动 PeriodJitter 周期抖动也被称为短时间抖动 short termjitter 它是指相对于理想输入的时钟周期而言 输出时钟跳变偏离其理想位置的偏离量 如图4 1 8所示 理想的输入时钟周期是时钟信号频率的倒数 但是实际输出时钟的每个周期与理想周期都有差值 经过多次测量得到的这种差值的最大值即为周期抖动的峰 峰值 如式 4 1 7 所示 通常把时钟抖动分为三类 周期抖动 PeriodJitter Cycle to Cycle抖动和长期时钟抖动 LongTermJitter 其中 JitterP P per 为周期抖动的峰 峰值 tJit per n为在单次测量中 时钟的实际周期与理想周期的偏差 n为整数 图4 1 8周期抖动示意图 4 1 7 中国科大快电子学安琪 15 时钟周期抖动的均方差值 时钟抖动的均方根值经常也用 表示 如式 4 1 9 所示 按照数理统计的理论 时钟周期抖动的均方差值可以由式 4 1 8 描述 其中 表示时钟周期抖动的均方差值 ti表示时钟周期的第i次测量值 T表示时钟周期的理想值 4 1 8 4 1 9 中国科大快电子学安琪 16 抖动的均方差值与峰 峰值 按照数理统计的理论 时钟周期抖动的均方差值与峰 峰值的关系可以由式 4 1 10 描述 4 1 10 中国科大快电子学安琪 17 半周期抖动 Half PeriodJitter 近年来一种新的高速数据传输技术 即 双数据率 DoubleDataRate 简称 DDR 得到了大量的应用 与传统的时钟同步传输技术不同 DDR数据传输技术利用时钟信号的两个边沿 即时钟的上升沿和下降沿进行数据传输 从而使数据的传输速率提高了一倍 由于有了这种新的数据传输机制 所谓的 Half PeriodJitter 的新概念被提出 Half PeriodJitter 是指相对于理想输入时钟周期而言 在半个时钟周期里 输出时钟跳变偏离其理想位置的最大偏离量 如图4 1 9所示 4 1 10 图4 1 9显示了一个差分时钟信号的完整周期 即两个半时钟周期 理想的输入时钟的半个周期应是两倍的时钟信号频率的倒数 但是实际输出时钟的每半个周期与理想的半周期都有差值 经过多次测量得到的这种差值的最大值即为半周期抖动的峰 峰值 如式4 1 10所示 图4 1 9Half PeriodJitter示意图 中国科大快电子学安琪 18 二 前后周期抖动 Cycle to CycleJitter 前后周期抖动 Cycle to CycleJitter 是指后一个输出时钟周期相对于前一个输出时钟周期的变化量 如图4 1 10所示 Jitter1为第2个时钟周期与第1个时钟周期之间的时钟抖动 而Jitter2则是第3个时钟周期与第2个时钟周期之间的时钟抖动 前后周期抖动一般用抖动的最大值表示 即经过多次测量 其测量最大值Jitter c c Max就是其最大的Cycle to CycleJitter 4 1 11 图4 1 10Half PeriodJitter示意图 中国科大快电子学安琪 19 Cycle to CycleJitter的测量 在时钟抖动测量中 这种Cycle to CycleJitter的测量是最为困难的 因为需要连续测量两个相邻的时钟周期 这对测量仪器的精度要求非常高 而且为了掌握最大的Cycle to CycleJitter情况 需要测量大量的数据 需要大量的存储 计算和比较 通常使用专用的时间间隔分析仪 TimingIntervalAnalyzer 进行测量 另一种测量方法是使用具有足够内存容量的宽带数字存储示波器 在这种方法中 先用数字存储示波器一次存取大量周期的被测时钟信号 然后使用商业有效的软件或自己编写的专用软件进行分析和计算 得到测试结果 图4 1 10是使用LeCory公司的数字存储示波器测试的一个41MHz时钟的Cycle to CycleJitter LeCroyScope 8600A 6GHz LeCroyProbe PP066 7 5GHz 图4 1 10一个41MHz时钟的Cycle to CycleJitter 中国科大快电子学安琪 20 三 长时间时钟抖动 Long TermJitter 长时间时钟抖动指的是测量经过大量的时钟周期后 输出时钟跳变偏离其理想位置的最大偏离量 实际的时钟周期数量取决于时钟频率和具体的应用 对于PC机主板和图像应用 这通常是10 20 S 图4 1 11长时间时钟抖动 中国科大快电子学安琪 21 时钟抖动的表示方法 用绝对时间来表示抖动量 即变化沿偏离理想位置的时间 在叙述上面几种度量方法时 均以绝对时间来表示 用百分比来表示抖动量 即绝对抖动量在一个周期中所占的百分比 用角度来表示抖动量 把一个周期定义为360 抖动被表示为360 中一个角度 用均方根值 tRMS RMSJitter 来表示抖动量 这是抖动的统计量 可以用峰 峰间的抖动值 Peak PeakJitter 来近似地表示抖动的均方根值 tRMS 它们之间的近似关系为 例 假定时钟频率为155 52MHz 那么它的周期为1 155 52MHz 6 43ns 360 假定峰 峰抖动的绝对时间为100ps 那么 抖动的绝对时间 100ps 1 5552 百分比抖动 5 598 角度抖动 抖动的统计量 均方根值为 100ps 7 14 286psRMS占周期的百分比 0 015552 7 0 22217 4 1 12 中国科大快电子学安琪 22 同步时序方程 同步数据传输机制 时序方程 建立方程 保持方程 中国科大快电子学安琪 23 本节小结 实际的时钟信号总是存在着误差 指的是 时钟信号的理想 沿变 和实际上的 沿变 之差 时钟信号的误差 按误差性质来分 可以分为两种 时钟偏差 ClockSkew 静态误差 时钟抖动 ClockJitters 动态误差 时钟偏差的大小可用 时钟性能损失 来表示 也可以用偏差的绝对数值表征 时钟抖动一般采用两种方法度量 峰 峰值 PeaktoPeak 均方根值 RMS 同步时序方程 中国科大快电子学安琪 24 4 2时钟的产生 石英晶体振荡器是目前数字电路设计中使用最为广泛的一种时钟源 在石英谐振器问世之前 人们主要使用LC振荡器 其频率稳定性只能达到10 4量级 自1880年法国物理学家比埃尔 居里兄弟共同发现 压电效应 起 揭开了使用 石英稳频 的序幕 1921年 在居里兄弟发现 压电效应 41年后 英国人Cady用X切50KHz晶体制成了世界上第一个晶体振荡器 频率稳定性达到10 5量级 比LC振荡器高出一个数量级 随后被用于无线电广播 播出了当时稳定性最高的无线电信号 引起了强烈反响 1927年 石英钟问世 作为 一级频率标准 使用 科学家由此发现了地球自转的不均匀性 结束了以地球自转为基础的 地球时钟 的历史使命 石英谐振器的技术水平和性能指标决定了石英晶体振荡器的技术水平和性能指标 前者的设计水平和制造工艺技术的每一次突破 都带来了后者在性能指标上的一次突破 大体上 其频率准确性每二十年提高一个数量级 例如 1940年为10 3 10 4 1980年为10 5 10 6 2000年约为10 6 10 7 频率稳定性大约每十年提高一个数量级 4 2 1晶体振荡器 中国科大快电子学安琪 25 4 2 2锁相环电路 图4 2 13是锁相环电路的基本组成 尽管锁相环的设计方法多种多样 但所有的设计都包含了图4 2 13中的三个基本成分 鉴相器 PhaseDetector 简称为 PD 低通滤波器 LowPassFilter 简称为 LPW 压控振荡器 VoltageControlOscillator 简称为 VCO 锁相环实质上就是自动相位控制 它是一个典型的负反馈系统 它的基本功能是跟踪输入信号的相位 这一功能是通过鉴相器产生一个与输入信号和压控振荡器输出信号的相位差成比例的电压而完成的 相位误差电压通过低通滤波器 在那里抑制了噪声和高频信号成分 经滤波后的相位误差电压调制了VCO频率 重新在鉴相器中与输入信号比较 直到VCO输出以固定的相位关系锁住输入信号 锁相环通过跟踪信号的相位 频率同步和频率跟踪便获得了 图4 2 13锁相环的三个基本组成部分 中国科大快电子学安琪 26 4 2 3直接数字合成 DDS 直接数字合成 DirectDigitalSynthesis 简称为 DDS 直接数字合成是用数字控制的方法从一个参考时钟来产生多种频率的输出时钟 输出时钟的频率可以在大范围内变化 并且具有良好的频率分辨率 在要求多种采样率 且变化灵活 范围较大的应用情况下 采用DDS技术来产生系统时钟不失为一个很好的途径 一 DDS的工作原理图4 2 20是一个DDS的基本原理框图 它的基本技术是所谓的数字控制振荡器技术 NCO NumericallyControlledOscillator 图4 2 20DDS的基本原理框图 中国科大快电子学安琪 27 相位累加器的工作原理 DDS的核心是相位累加器 如图4 2 20中 虚线框 所示 相位累加器由三部分组成 即相位寄存器 相位寄存器和加法器 相位累加器的输出随系统参考时钟 fC 的每一个周期更新一次 即在每一个时钟周期 相位累加器的输出都增加M大小 所以我们称M为相位增量 假定 相位寄存器的M值为000 01 而相位寄存器的初始值设定为000 00 则每一个时钟周期 相位累加器的输出增加000 01 如果相位累加器的字长为32位 即n 32 则相位累加器的输出重新返回到000 00的初始值需要个时钟周期 很显然 M值的大小决定了相位累加器全部输出值循环一次的周期 T 我们有 由式 4 2 20 可看出 T与M成反比 M值越大 相位累加器全部输出值循环一次的周期就越小 反之依然 4 2 20 中国科大快电子学安琪 28 TurningEquation 如图4 2 20中所示 相位累加器的输出用来作为一个正弦波数据存储器的地址 该存储器存有一个完整周期正弦波所对应的全部幅度值 所以 当相位累加器的输出对该存储器寻址时 就得到从0度到360度正弦波波形中的一个相位点 因此 随着相位累加器的输出不断变化 每次增加M大小 正弦波数据存储器中的对应正弦波幅度值就不断被读出 当相位累加器全部输出值被循环一次时 周期为T 则正弦波数据存储器正好输出一个完整周期的正弦波幅度数据 该数据通过一个DAC和一个低通滤波器输出 形成一个完整的正弦波波形 对于一个n位的相位累加器 一共有个可能的相位点 而 相位寄存器中的M值则决定了相位累加器每次增加的量 相位累加器的输出值全部循环一次所需要的周期 T 就是正弦波数据存储器输出一个完整正弦波幅度数据的周期 因此 输出正弦波的频率 f0 就是相位累加器的输出值全部循环一次所需要的周期 T 的倒数 我们有 4 2 21 式 4 2 21 是DDS的基本关系式 被称为 TurningEquation 中国科大快电子学安琪 29 DigitalPhaseWheel 数字相位轮很形象地解释了相位累加器的工作原理 相位轮一周的相位点数量取决于n 最大值为 M数值给出了每次相位变化的增量 M大意味着相位轮旋转一周需要的时间少 DDS输出的信号频率就高 M小则意味着相位轮旋转一周需要的时间多 DDS输出的信号频率就低 输出频率的数值取决于三个因素 M n和工作时钟fc 图4 2 21相位累加器的数字相位轮表示 中国科大快电子学安琪 30 DDS取样输出信号的频谱 类似于ADC 当DDS中的正弦数字数据通过一个DAC形成正弦波信号时 输出信号中也同时含有其混叠信号 Aliasedimage 的频谱成份 图4 2 23DDS取样输出信号的频谱 中国科大快电子学安琪 31 低通滤波器 LPF 按照仙农取样定理 输出频率可高达1 2的时钟频率 但必须有理想的滤波器 理想滤波器是不现实的 物理上可实现的滤波器将输出频率限制在时钟频率的40 以内 图4 2 24低通滤波器 中国科大快电子学安琪 32 DDS的特点 输出频率范围大从DDS的基本关系式可以看出 改变相位增量M值可以很方便地改变DDS的输出频率 理论上 仙农取样定理 M值的取值范围可以从1 2n 1 变化范围非常大 当M从1 2n 1变化时 f0的变化范围可以从fc 2n fc 2 M值越大 输出频率越高 频率分辨率高式 4 2 21 中M值的取值变化最小为1 这意味着其频率变化的最小值为fc 2n 即 频率分辨率相当高 若fc 125M n 32 则 f 125MHz 232 0 02910Hz 相位连续性如图4 2 20所示 相位寄存器中的M值可以以字串行方式或字节串行方式先送入到一个输入数据寄存器中 然后由fc同步 并行地一次输入 相位寄存器中 所以说当改变M值来改变输出频率时 输出信号的相位是连续的 因此 DDS可以输出频率分辨率非常小 频率变化范围很大的时钟信号 这正是DDS与其它时钟技术相比最大的优点 另外 DDS的控制方式是全数字化的 使人们可以很容易地利用DDS技术获得能够精细调节 改变非常快 且在频率改变时 相位连续的输出时钟信号 中国科大快电子学安琪 33 4 2 4大频率范围 精细可调的频率合成器 PLLWithDDSGeneratedOffset频率合成器 PLL提供一个频率粗调 N fREF DDS在频率粗调之间提供频率的精细调节 总的频率分辨取决于DDS的频率分辨 通常 1Hz 为了使输出调节连续 应有DDS的输出频率带宽BWDDS fREF 中国科大快电子学安琪 34 输出频率和频率分辨 电路中的P分频器是可选的 因而有两种情形 P 1 P 1 中国科大快电子学安琪 35 DDS DrivenPLL频率合成器 PhaseDetector LoopFilter VCO N LPF BPF P DDS fREF fOUT 特点 PLL提供一个频率粗调 N fREF DDS在频率粗调之间提供频率的精细调节 总的频率分辨取决于DDS的频率分辨 通常 1Hz 中国科大快电子学安琪 36 芯片举例 AD9952 DDS M 1 232 1 n 32 输出频率 输入频率 fc 400MHz 频率分辨 f 400MHz 232 0 09313Hz PhaseOffset 14位DAC PLL 输出频率 fc 400MHz 倍增系数 4 20 时钟源 内部振荡器 外部输入时钟 电压比较器 fmax 200MHz 中国科大快电子学安琪 37 AD9952应用举例 1 PLLWithDDSGeneratedOffset频率合成器 中国科大快电子学安琪 38 AD99520应用举例 2 带有独立零点调节的I Q调制载波频率发生器 中国科大快电子学安琪 39 3 3时钟信号的传输和分布 目标 将高精度的时钟源产生的时钟信号在符合系统对时钟的频率 相位要求 时钟的抖动 Jitter 和偏差 Skew 要求 以及信号完整性要求的传输和分布的条件下传递到数字系统的各个部分 满足时序设计的需求 3 3 1基本概念 中国科大快电子学安琪 40 基本时序设计 基本时序设计可以大致分为 类 逻辑单元电路的工作时序与最高工作频率 存储器的最小读写周期 处理器的工作频率和I O操作 电路单元之间的同步数据传输 非同步时钟情况下的数据同步 中国科大快电子学安琪 41 高速数字系统中时钟信号传输和分布的特点 单频率时钟 或多频率的不同时钟信号的传输和分布 同相位时钟 或不同相位时钟的传输和分布 不同电平 不同摆幅的数字逻辑共存 一般来说 整个系统的的不同时钟信号之间具有相位关系 是由同一个时钟源产生 但也有例外 时钟传输和分布的规模可以相差很大 可以是板级的 单机箱级 甚至是多机箱 数十机箱范围 高扇出 Fanout 中国科大快电子学安琪 42 3 3 2时钟信号传输和分布的技术措施 主要考虑的问题 时钟抖动 Jitter 时钟偏差 Skew 信号完整性 SignalIntegrity 串扰 地反弹噪声 谐振 反射 容性负载 高扇出 Fanout 中国科大快电子学安琪 43 一 集成电路类型选择 高速集成电路 上升 下降时间 传输延迟时间 ECL PECL LVDS TTL CMOS 满足需要即可 低摆幅 高集成度 差分电路 ECL PECL LVDS 低功耗 CMOS工艺 3 3V 2 5V 1 7V 中国科大快电子学安琪 44 二 减少系统噪声 稳定的电源设备和器件直流电源和稳压器电源滤波 电源系统与地系统设计多层PCB板和最小电感原则设计旁路电容考虑过孔考虑地 隔离 设计 按电流大小分区布局 减少大电流器件对其它电路的影响 很好的电磁屏蔽 防止大的电磁干扰 选择器件封装 SurfaceMount BGA 减少地反弹噪声 尽可能采用差分电路 中国科大快电子学安琪 45 三 同相位时钟分布 两方面考虑 交流驱动能力和 时钟树 设计 控制时钟偏差 中国科大快电子学安琪 46 一 交流驱动能力和 时钟树 设计 直流驱动能力与交流驱动能力 一般数字集成电路 CMOS ECL 的直流驱动能力都比较大 可以驱动几十 甚至上百个同类电路 由于要保证时钟信号的完整性 电路的交流驱动能力一般都比较小 主要是因为过多的电路负载带来严重的容性负载 导致时钟的上升时间变大 时钟抖动增加 简单的总线式驱动是不可行的 上升沿增大 时钟抖动增加 反射增大 并行的串连点到点驱动需要很大的驱动电流 实际使用时也受到了很大的限制 图4 3 2总线式时钟驱动 图4 3 3并行的串联点 点时钟驱动 中国科大快电子学安琪 47 时钟树 概念 多级1 N驱动级数的多少取决于需要驱动的电路数目 每级1 4 根据实际情况 驱动 级数的越多 时钟偏差也越大 先前没有专用的1 N时钟驱动器 一般是采用N个普通门电路输入并联 图4 3 4 时钟树 原理示意图 时钟树 设计为了保证同相位传输和分布 1 N驱动的实现 通常都是采用所谓的 时钟树 设计 中国科大快电子学安琪 48 时钟树 的拓扑形式 图4 3 5三种不同的 时钟树 拓扑形式 中国科大快电子学安琪 49 当前的 时钟树 设计 虽然现代高速数字电路的系统越来越复杂 但随着集成电路芯片的集成度快速增加 需要驱动的集成电路数目并没有增加 反而减少 单片时钟驱动电路的能力大大增加 1 N驱动器的通道数 N 大大增加 锁相环电路1 N驱动器可产生多组不同的时钟信号输出 零延迟1 N驱动器以上两方面的因素 使得当前的 时钟树 级数减少许多 绝大部分系统单级即可 中国科大快电子学安琪 50 单级1 N驱动 1 N CLKIn NCLKoUT 图4 3 6单级1 N驱动 中国科大快电子学安琪 51 二 控制时钟偏差 采用高速时钟驱动电路 控制PCB连线延迟 延迟线芯片 基于PLL和DLL的可程控时间延迟 Skew 集成电路 中国科大快电子学安琪 52 控制PCB连线延迟 蛇行线 SerpentineTraces 为了在大面积PCB板上使各个部分 各个器件得到同相位的时钟 一个简单的方法是利用所谓的蛇行线产生等长度的PCB板连线 图4 3 5是一个蛇行线产生等长度PCB板连线的原理示意图 图4 3 7利用蛇形线产生等长度PCB板连线 采用高速时钟驱动电路 时钟驱动电路的速度越高 传输延迟时间越小 偏差也越小 中国科大快电子学安琪 53 可调整的连线延迟 有时候 需要进行时间延迟的调整 图4 3 8给出了一个5级时间延迟调整的方法 采用等长度的蛇行线和5个跳线器 Jumper 可以完成 级调整 图4 3 85级时间延迟调整 中国科大快电子学安琪 54 另一种可调整的连线延迟方案 采用4个不等长度 基本长度的1 2 4 8倍 的蛇行线和8个跳线器 Jumper 可以组合成16级不同的时间延迟 图4 3 916级时间延迟调整 中国科大快电子学安琪 55 跳线器 图4 3 10跳线器 普通跳线器 TheShortingJumperBar 使用方便 但串联电感较大 带来阻抗不连续 使用频率需低于100MHz 焊盘跳线器 TheSolderBlobJumper 可以使用在较高的频率 连接时用焊锡可以很容易焊接在一起 断开是需使用吸锡绳将焊锡清除 因此不能反复焊接和断开 中国科大快电子学安琪 56 蛇行线的信号完整性 若蛇行线平行部分相互之间靠的比较近 信号的串扰就会发生 通过蛇形线平行部分之间的互容和互感 信号的一部分会沿着与蛇行线平行部分垂直的方向直接传输 到达信号的接收端 其结果是 信号的一部分成分将较早的到达信号接收端 使信号的完整性受到破坏 并影响到延迟 平行部分的间隔越小 畸变越大 台阶的高度 取决于间隔大小 间隔越小 越高 台阶的宽度与间隔无关 只取决于平行部分的长度 长度越长 宽度越宽 信号沿越快 台阶越明显 较慢的沿 台阶被平滑 效果是信号延迟变小 沿变慢 中国科大快电子学安琪 57 使用蛇行线注意事项 在PCB板布线条件的允许下 尽量增大蛇行线的平行部分之间的间隔 至少是信号层与信号参考层间距的3 4倍 这个措施将减少蛇行线的各平行部分之间的耦合 在PCB板布线条件的允许下 尽量减少蛇行线的平行部分的长度 事实上 这将减少蛇行线的平行部分占信号线总长度的比值 从而在整体上减少蛇行线对信号质量的影响 尽可能采用隐藏微带线 BuriedMicrostripLines 和带状线 StripLines 构成蛇行线 它们的效果要好于普通的外层微带线 中国科大快电子学安琪 58 延迟线芯片 固定长度延迟线 多抽头延迟线 程控延迟线 中国科大快电子学安琪 59 固定长度延迟线 无源延迟线 PassiveDelayLine RC或LC无源延迟线 MicrostripLine 蛇形线 无源延迟线 中国科大快电子学安琪 60 2020 21系列无源延迟线 图4 3 132020 21系列无源延迟线指标参数 中国科大快电子学安琪 61 有源延迟线 图4 3 14DS1135L有源延迟线系列 芯片举例 中国科大快电子学安琪 62 DS1135L有源延迟线系列 图4 3 15DS1135L有源延迟线指标参数 中国科大快电子学安琪 63 多抽头延迟线 品种非常丰富 TTL CMOS ECL等各种逻辑电平 延迟范围宽广 图4 3 16多抽头延迟线原理示意图 中国科大快电子学安琪 64 多抽头延迟线举例 例1 DDU12H系列 图4 3 17DDU12H系列5多抽头延迟线 中国科大快电子学安琪 65 DDU12H系列指标参数 图4 3 18DDU12H系列5多抽头延迟线指标参数 中国科大快电子学安琪 66 例2 DDU18H系列多抽头延迟线 图4 3 17DDU18系列5多抽头延迟线 中国科大快电子学安琪 67 DDU18H系列指标参数 图4 3 18DDU12H系列5多抽头延迟线指标参数 中国科大快电子学安琪 68 程控延迟线 数字程控延迟 TTL CMOS ECL PECL等各种逻辑电平 延迟范围宽广 图4 3 19程控延迟线原理示意图 中国科大快电子学安琪 69 程控延迟线举例 例1 DS1020系列程控延迟线 图4 3 20程控延迟线原理示意图 中国科大快电子学安琪 70 DS1020系列程控延迟线 两种接口方式 8bit并行和串行模式选择端 使能控制端 CMOS工艺 低功耗 图4 3 21DS1020系列程控延迟线原理示意图 图4 3 22DS1020系列程控延迟线指标参数 中国科大快电子学安琪 71 基于PLL和DLL的可程控时间延迟 Skew 集成电路 零延迟或可调节延迟时间集成电路 2305 2309 延迟锁定环 DelayLockLoop 简称 DLL 技术 实际芯片举例 中国科大快电子学安琪 72 延迟锁定环 DelayLockLoop 简称 DLL 技术 延迟锁定环 DLL 的原理类似于锁相环 PLL 电路的原理 也是一个负反馈的机制 延迟锁定环电路的设计目标 是产生不受温度和电源电压变化影响 精确的信号延迟时间 这在时钟技术 时序设计和精确时间测量中有着广泛地应用 图7 3 25压控延迟线 VCDL 基本原理1 压控延迟线 我们知道 任何半导体数字逻辑门电路的输入和输出之间都存在着一个传输延迟时间 而且传输延迟时间的大小与门电路的电源电压VCC相关 在所允许的电源电压范围内 工作电压越大 逻辑门电路的传输延迟时间就越小 反之依然 因此 我们可以适当调节逻辑门电路的电源电压 VCC 来改变它的传输延迟时间 压控延迟线简称为 VCDL 是英文 VoltageControlledDelayLine 的缩写 思路 中国科大快电子学安琪 73 2 延迟时间 频率转换 为了将逻辑门电路的传输延迟时间tpd的变化转化为电源电压VCC的变化 我们首先考虑将传输延迟时间tpd的变化转换为一个频率的变化 因为这种转换相对是比较容易的 如图所示 将三个反向器门电路串接起来 最后一个门电路的输出再与第一个门电路的输入连接 就形成了一个振荡器 这样 我们就利用压控延迟线构成了一个压控振荡器 其输出信号的频率由三个门电路的总延迟时间TD所决定 我们有 图7 3 25基于压控延迟线的压控振荡器 VCO 如果我们有一个精密的参考信号源 给出一个稳定的参考时钟fref 就可以将上图中的压控振荡器输出频率fo与参考时钟fref相比较 将比较结果滤波后来控制电源电压VCC 实现输出频率的稳定 这就是锁相环的原理 锁相环方案需要给电路提供一个稳定的参考时钟信号 中国科大快电子学安琪 74 3 频率转换 电压转换 图7 3 25基于DLL的延迟线原理示意图 在集成芯片内部产生精密的参考时钟是相对不现实的 一般是在集成芯片中