eda数字钟课程设计.doc

课程设计题目：VHDL数字时钟设计系部：机电工程系班级：08电信（3）班姓名：学号：指导老师:VHDL数字时钟设计一、设计分析1、功能介绍 (1）具有时、分、秒计数显示功能，以24小时循环计时。 (2）时钟计数显示时有LED灯的花样显示。 (3）具有调节小时、分钟及清零的功能。 (4）具有整点报时功能。2、总体方框图数字时钟控制单元使能端信号输出信号复位信号LED显示“花样”显示CLK信号3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，即从0到59循环计数，时钟24进制计数，即从0到23循环计数，并且在数码管上显示数值。2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。二、选择方案 1、方案选择根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟和秒均60进制。 三、细化框图根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应系统细化框图：数字时钟控制单元时调整分调整使能端信号CLK信号时显示分显示秒显示24进制60进制60进制LED显示整点报时花样显示四、编写程序、仿真和分析1、秒计数器1）VHDL语言描述程序见附录2）秒计数器的仿真波形图3）波形分析利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出，即enmin=1；reset作为复位信号低电平有效，即高电平时正常循环计数，低电平清零。因为这种60进制的VHDL语言是很好写的，它并不复杂，再说我们必须要学会这些基本的硬件语言的描写。2、分钟计数器1）VHDL语言描述程序见附录2）分钟计数器的仿真波形图3）波形分析小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。 3、小时计数器1）VHDL语言描述程序见附录2）小时计数器的仿真波形图3）波形分析小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。4、整点报时报警模块 1）VHDL语言描述程序见附录2）整点报时模块仿真波形图1） 波形分析由图知对于整点报时模块，当分钟计数至59时来一个时钟脉冲则产生一个进位信号，分钟计数到00，此时产生报警信号持续一分钟。当有时钟脉冲时lamp显示灯就闪烁轮续点亮。五、全系统联调1、数字时钟系统原理图2、数字时钟系统波形图仿真六、实验步骤及实验现象1、 七启动Max plus10.2软件，打开工程Test26/time文件，下载time.sof程序。2、 将8位拨码开关CTRL的（1）（2）（4）（8）设置为“ON”，短接SK2。3、 计数频率CLK接TJ1频率段的1Hz档；扫描频率CKDSP接TJ8频率段的32768Hz档；报时频率CLKSPK接TJ5的1024Hz档。4、 实验现象：按键K1为清零信号RESET（高电平有效），按键K2代表调节小时，按键K3代表调节分钟；数码管SM6SM1显示具体的时间；发光二极管LED1LED9分别代表程序中的LAMP0LAMP8信号；当程序下载完毕后数码管从00时00分00秒开始计时，通过按键K3可以调节时钟的分钟显示，通过按键K2可以调节时钟的小时显示（调节时钟时应将按键所对应的拨位开关KD2和KD3拨向下；拨位开关KD2和KD3拨向上时，数字钟正常计时）。当时钟走到XX时59分51秒时，喇叭开始鸣叫，其中51秒、53秒、55秒、57秒为低音，59秒为高音，发光二极管LED1LED9从51秒开始依次闪烁七、附录（源程序）1、小时计数器VHDL语言源程序（底层文件）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport(reset,clk : in std_logic; daout : out std_logic_vector(7 downto 0);end hour;architecture behav of hour issignal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);beginp1: process(reset,clk)beginif reset=0 then count=0000; counter=0000; elsif(clkevent and clk=1) then if (counter2) then if (count=9) then count=0000; counter=counter + 1; else count=count+1; end if; else if (count=3) then count=0000; counter=0000; else count=count+1; end if; end if; end if; end process;daout(7 downto 4)=counter;daout(3 downto 0)=count;end behav;2、分钟计数器VHDL语言源程序（底层文件）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute isport(reset,clk,sethour: in std_logic; daout : out std_logic_vector(7 downto 0); enhour : out std_logic);end minute;architecture behav of minute issignal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);signal carry_out1 : std_logic;signal carry_out2 : std_logic;beginp1: process(reset,clk)beginif reset=0 then count=0000; counter=0000; elsif(clkevent and clk=1) then if (counter5) then if (count=9) then count=0000; counter=counter + 1; else count=count+1; end if; carry_out1=0; else if (count=9) then count=0000; counter=0000; carry_out1=1; else count=count+1; carry_out1=0; end if; end if; end if; end process; p2: process(clk)beginif(clkevent and clk=0) then if (counter=0) then if (count=0) then carry_out2=0; end if; else carry_out2=1; end if; end if; end process; daout(7 downto 4)=counter;daout(3 downto 0)=count;enhour=(carry_out1 and carry_out2) or sethour;end behav; 3、秒钟计数器VHDL语言源程序（底层文件）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second isport(reset,clk,setmin : in std_logic; daout : out std_logic_vector(7 downto 0); enmin : out std_logic);end second;architecture behav of second issignal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);signal carry_out1 : std_logic;signal carry_out2 : std_logic;beginp1: process(reset,clk)beginif reset=0 then count=0000; counter=0000; elsif(clkevent and clk=1) then if (counter5) then if (count=9) then count=0000; counter=counter + 1; else count=count+1; end if; carry_out1=0; else if (count=9) then count=0000; counter=0000; carry_out1=1; else count=count+1; carry_out1=0; end if; end if;end if;end process;daout(7 downto 4)=counter;daout(3 downto 0)=count;enmin=carry_out1 or setmin;end behav;4、整点报时报警模块VHDL语言源程序（底层文件）Library IEEE;use IEEE.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity alert isPort( clkspk : in std_logic; second : in std_logic_vector(7 downto 0); minute : in std_logic_vector(7 downto 0); speak : out std_logic; lamp : out std_logic_vector(8 downto 0);end alert;architecture behav of alert issignal divclkspk2 : std_logic;beginp1: process(clkspk)beginif (clkspkevent and clkspk=1) then divclkspk2lamp=000000001;speaklamp=000000010;speaklamp=000000100;speaklamp=000001000;speaklamp=000010000;speaklamp=000100000;speaklamp=001000000;speaklamp=010000000;speaklamp=100000000;speaklamp=000000000;end case;end if;end process;end behav;5、显示模块VHDL语言源程序（底层文件）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DELED ISPORT( S: IN STD_LOGIC_VECTOR(3 DOWNTO 0); A,B,C,D,E,F,G,H: OUT STD_LOGIC);END DELED;ARCHITECTURE BEHAV OF DELED ISSIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL DOUT:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINDATADOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUT=00000000;END CASE;END PROCESS;H=DOUT(7);G=DOUT(6);F=DOUT(5);E=DOUT(4);D=DOUT(3);C=DOUT(2);B=DOUT(1);A=DOUT(0);END BEHAV;6、控制调时模块VHDL语言源程序（底层文件）library ieee;use ieee.std_l