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1，使用原理图文件设计三分频电路：仿真需要设置function功能，然后生成网表（processing）仿真结果：2，使用Verilog 程序设计三分频，四分频，五分频设计三分频：module sanfp(clkin,clkout);input clkin;output clkout;reg1:0 step1,step;always (posedge clkin)begincase (step)2b00:step=2b01;2b01:step=2b10;2b10:step=2b00;default:step=2b00;endcaseendalways (negedge clkin)begincase(step1)2b00:step1=2b01;2b01:step1=2b10;2b10:step1=2b00;default:step1=2b00;endcaseend assign clkout=(step11|step1);endmodule四分频：module sifenp(clkin, clkout);input clkin;output clkout;reg1:0 count1;always (posedge clkin)begincase (count1)2b00: count1=2b01;2b01: count1=2b10;2b10: count1=2b11;2b11: count1=2b00;default count1=2b00;endcaseendassign clkout=count11;endmodule五分频：module fivefp(clkin, clkout,clkout1,clkout2);input clkin;output clkout,clkout1,clkout2;reg2:0 cnt1, cnt2;always (posedge clkin)begincase (cnt1)3b000:cnt1=3b001;3b001:cnt1=3b010;3b010:cnt1=3b100;3b100:cnt1=3b101;3b101:cnt1=3b000;default cnt1=3b000;endcaseendalways (negedge clkin)begincase (cnt2)3b000:cnt2=3b001;3b001:cnt2=3b010;3b010:cnt2=3b100;3b100:cnt2=3b101;3b101:cnt2=3b000;default cnt2=3b000;endcaseendassign clkout=cnt12|cnt22;assign clkout1=cnt12;assign clkout2=cnt22;endmodule采用2个计数器cnt1和cnt2Cnt1需要在第3个clk上升沿时翻转，而且计数最高位要为1，即100.而后面计数需要保持2个周期的
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