数字系统设计期末试卷(09级).doc

09级“数字系统设计”期末考试试卷 试 题 2010 年 2011 年第 2 学期课程名称： 数字系统设计 专业年级： 2009级 考生学号： 考生姓名： 试卷类型： A卷 B卷 考试方式: 开卷 闭卷 一、 填空（每空1分，共15分）1. 设要传输的7位信息码为“10110100”，若采用奇校验，则附加的监督码为_。2. 时序逻辑电路的输出不仅取决于该时刻的输入，还和电路的_有关。3. 在_时序逻辑电路中，所有存储电路的状态变化都在统一时钟脉冲到达时同时发生。4. n位扭环形移位寄存器可以实现_进制计数器。5. 将十进制数78和（-78）用8位二进制补码表示出来，分别为_和_。6. 在VHDL程序中，判断CLK信号上是否出现上升沿的条件表达式应该为_。7. 用逻辑门设计电路时，对于与门的多余输入端应该_，或与有用输入端并接。8. 含有4个逻辑变量的逻辑函数具有_个最小项。9. 74HC290是一个异步的二-五-十进制计数器，当把它用作十进制计数器时，采用不同的连接方式，可分别实现8421码和_码的十进制计数。10. 在VHDL中，元件例化语句是_语句（填“并行”或“顺序”）。11. T触发器的输入端T=1时，在时钟脉冲的作用下，触发器的状态将_。12. 若计数器的有效循环中有_个有效状态，则称为模m计数器。13. 在设计A（a1，a2）与B（b1，b2）这两个两位数的大小比较电路时，列出的真值表中有16种组合，其中AB的组合有 个，AB的组合有 个。二、 单项选择题（每小题1分，共10分）1. 各种结构的触发器中，（ ）的抗干扰能力最强。A.主从结构的触发器B.基本RS触发器C.边沿触发的触发器D.电平触发的触发器2. 设a是一个STD_LOGIC_VECTOR(7 DOWNTO 0)类型的信号，则将a左移一位的信号赋值语句是（ ）。A. a=0 & a(7 DOWNTO 1)B. a= a(6 DOWNTO 0) &0C. a=0 & a(7 DOWNTO 0)D. a= a(7 DOWNTO 0) &03. 在VHDL程序中，下面的类型中（ ）能够正确表达三态门的输出。A. STD_LOGICB. BITC. INTEGERD. BIT_VECTOR4. 下图电路由2个传输门TG1、TG2和3个或非门G1、G2、G3组成，其功能是（ ）。A. 主从结构D触发器B. 同步D触发器C. 边沿触发D触发器D. 反相器5. 对于某个逻辑函数，下面列出的各种表达式中，（ ）是唯一的。A. 最大项表达式B. 最简与或式C. 最简或与式D. 一般与或式6. 下面给出的表达式中，（ ）不是恒等式。A. A+AB=A+BB. AB+AB=1C. AB+AB=(A+B)(A+B)D. AB+AB+AB+AB=17. （ ）的功能是对多个有效输入端中优先级最高的输入信号进行编码。A. 优先级编码器B. 编码器C. 译码器D. 数据分配器8. 用触发器设计一个24进制计数器，最少需要（ ）个触发器。A. 2B. 4C. 5D. 69. 下面列出的选项中，（ ）不能消除竞争-冒险。A. 修改逻辑设计B. 接入滤波电容C. 引入选通脉冲D. 进行时序仿真10. 用来表示单位时间内逻辑器件消耗的电能的性能参数是（ ）。A. 传输延时B. 功耗C. 扇出系数D. 噪声容限三、 判断下列命题正误（每小题1分，共15分）1. 时序逻辑电路的输出方程与存储电路的次态有关。（ ）2. 环形计数器的最大优点是，电路不会存在竞争-冒险。（ ）3. 设某个RS触发器的R、S输入端均为低有效，则它的约束条件为R+S=1。（ ）4. 若某逻辑函数含4个逻辑变量，并可写成F=A+B+C+D的形式，则该形式既是最小项表达式，也是最大项表达式。（ ）5. JK触发器的逻辑功能比较强，能完成：保持、置位、复位、翻转4种操作。（ ）6. 两个有符号数的运算中，同号相减或者异号相加肯定不会发生溢出。（ ）7. 将3个变量的异或运算写成与或表达式的形式，为：ABC=ABC+ABC+ ABC+ABC。（ ）8. 同一逻辑函数的任意两个最小项的逻辑与恒为1，即：mimj=1（ij）。（ ）9. 包括无关项的逻辑函数称为非完全描述逻辑函数。（ ）10. 组合逻辑电路一定不包含记忆元件，在结构上也不存在输出到输入的反馈通路。（ ）11. 逻辑门的扇出系数是用来表示抗干扰能力大小的参数。（ ）12. 可以将几个集电极开路与非门的输出端直接连在一起，实现“线与”的功能。（ ）13. 对于同样的十进制数字，其余3码比8421码少3。（ ）14. 在VHDL程序中，PROCESS敏感信号表中的任意一个敏感信号变化，进程中定义的行为就会重新执行一遍。（ ）15. 在VHDL程序中，各进程之间的通信可以借助信号或者变量来实现。（ ）四、 （6分）用卡诺图化简法将F(A,B,C,D)=ABC+ACD+BCD+ABCD+ABCD化成最简与或式，写出化简步骤。五、 按要求完成下列各题，并写出分析步骤（12+1224分）1. （12分）分析下面电路实现的逻辑功能，并判断能否自启动，写出分析步骤。(1) 写出电路的驱动方程和状态方程。(6分)(2) 画出状态转换真值表，并判断电路能否自启动。(4分)(3) 分析电路实现的逻辑功能。(2分)2. （12分）分析下面电路实现的逻辑功能，写出分析步骤。其中，74HC194是4位双向通用移位寄存器：其功能表如下：（1） 分析电路功能，画出状态转换图；(6分)（2） 画出输出端Q0Q3的波形（设电路的初态Q0Q3=0000），要求画出时钟脉冲以及脉冲边沿的标识线。(6分)六、 设计题：根据要求设计电路，写出设计步骤（15+15=30分）1. （15分）设计一个一位的全减器，如右图所示，设：n X、Y分别为被减数和减数，D为差；n Bi为来自相邻低位的借位输入信号； n BO为向相邻高位的借位输出信号。(1)画出真值表。(3分)(2)写出逻辑表达式，并画出用逻辑门电路实现该功能的逻辑电路图。(4分)(3)用VHDL语言编程描述这个一位的全减器。(8分)2. （15分）试用74HC161、74HC253、反相器及与非门，设计一个能产生100111的序列脉冲发生器，写出设计步骤，并画出逻辑电路图。74HC161和74HC253的引脚图如下所示，其中：74HC161是4位二进制加法计数器：n LD为同步预置数控制端，低有效；n CR为异步复位控制端，低有效；n P和T为计数工作使能控制信号：P=T=1时允许计数； n CO为进位输出信号；74HC253是4选1的数据选择器：