数字电路逻辑设计题解.doc

1. 写出图4.5.1所示电路的逻辑函数表达式。解 由图4.5.1从输入信号出发，写出输出的逻辑函数表达式2写出图4.5.2所示电路的逻辑函数表达事，其中以作为控制信号，A，B作为数据输入，列表说明Y在作用下与A，B的关系。解 本电路由一个非门，两个与或门合一个异或门组成，写出Y的逻辑函数表达式并进行化简将上式中的分别取值00001111，即得出Y与A，B的关系如表4.5.1所示。表4.5.1 Y0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 13.分析图4.5.3所示电路，写出COMP=0,Z-=1及COMP=1,Z=0时，的逻辑函数表达式。列出真值表，指出电路完成什么逻辑功能。解 (1)但COMP=0,Z=1时， (2)当COMP=1,Z=0时，将取不同值，求出填入真值表4.5.2中。从表中可以看，当取值在00001001（即为8421BCD）时，满足+=1001所以该电路对输入BCD码，求“9”的补码表4.5.1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 0 4.在既有原变量输入，又有反变量输入的条件下，用与非门实现下列逻辑函数的组合电路。(1)解 将F填入卡诺图，并对“1”格圈圈合并，如图4.5.4所示，得到最简与或式为abcd00 01 11 10001010010010110110101111两次取反，得到与非门实现（2）解 将F填入卡诺图，并对“1”格圈圈合并，如图4.5.6所示，得到最简与或式为abcd00 01 11 10001110011010111110100111两次取反（3）解 将F填入卡诺图，并对“1”格圈圈合并，如图4.5.7所示，abcd00 01 11 10001110010100111110101110两次取反（4）解将F填入卡诺图，并对“1”和“”格圈圈合并abcd00 01 11 1000110111111101001两次取反，得（5）解将F填入卡诺图，并对“1”和“”格圈圈合并两次取反，得abcd00 01 11 100011100110111010010（6）解 将两函数填入如图4.5.10所示的卡诺图中，因为两个函数的逻辑变量是相同的，化简时应尽可能共用乘积项减少与非门的数目。化简后的与或式为cd00 01 11 10000100010110110110101111cd00 01 11 10000011010111110011101011两次取反，得画出实现两个函数的逻辑电路如图4.5.115.在既有原变量输入，又有反变量输入条件下，用或非门设计实现下列逻辑函数的组合电路。（1）解 F填入卡诺图，并对“0”格圈圈合并 ABC00 01 11 100110111001两次取反，得（2）解 F填入卡诺图，并对“0”格圈圈合并abcd00 01 11 10001100011000110010101111两次取反（3）解 对图4.5.15进行圈“0“合并得abcd00 01 11 100000110101110010100两次取反，得6.在只有原变量输入没有反变量输入条件下，用与非门设计实现下列逻辑函数的组合电路。（1）解 原式中有 将多余项加入到原式中得两次取反，得(2) 解 经化简，得到最简与或式为上式中，给式中加入多余项得两次取反，得有2各尾部因子实现此逻辑共需要3个与非门（3）解 化简得两次取反，得共需要6个与非门实现逻辑（4）解 化简得两次取反，得共需要11个与非门，实现的逻辑图（5）解 化简得经检验，由产生的任意项无助于减少尾部因子，对最简式直接两次取反，得需要8个与非门实现。（6）解 经化简，最简或与式为上式中，有对上式两次取反得需要7个与非门实现。（7）解 经化简得 两次取反，得需要6个与非门实现。7.用或非门设计实现题6中个逻辑函数的组合电路解 可将各式填入卡诺图，进行圈“0“化简，得到最简或与式，求对偶F*，按同6题的方法进行变换。然后求F=（F*）*，两次取反，即得到仅有的原变量输入下的或非门实现。（1）将原式用直观法填入卡诺图，并圈“0“合并，如图4.5.17所示abcd00 01 11 10000111010111111101101101显然无法再进行变换，两次取反得共需要6个或非门，实现电路。（2）将原本填入卡诺图，经圈“0“合并，得到最简或与式为两次取反，得共需要8个或非门（3）原式的最简或与式为共需要9个或非门。（4）原式的最简或与式为共需要11个或非门实现（5）原式的最简或与式为共需要8个或非门实现（6）原式的最简或与式为共需要9个或非门实现（7）最简或与式为共需要9个或非门实现8.已知输入信号a,b,c,d的波形如图4.5.18所示，选择集成逻辑门设计，实现产生输出F波形的组合电路。解 由图4.5.18的波形图，可直接得到a,b,c,d在各种输入组合的F，填入卡诺图，并圈“1“合并，如图4.5.19所示。abcd00 01 11 10000110011111111101100100得到最简或与式为根据将生成项加入以上最简与或式，得两次取反得共需要4个与非门，实现的逻辑电路如图4.5.20所示9.设计一个编码器，6个输入信号和输出的3位代码之间的对应关系入表4.5.3所示输 入输 出 X Y Z1 0 0 0 0 00 1 0 0 0 00 0 1 0 0 00 0 0 1 0 00 0 0 0 1 00 0 0 0 0 10 0 10 1 00 1 11 0 01 0 11 1 0解 由真值表可直接写出该编码器的逻辑函数：其逻辑电路如图4.5.21所示10.用2输入端与非门实现下列逻辑函数（要求器件数最少）（1）(2) 解 （1）原式=共需要11个2输入与非门（2）可以对原函数求反，最后在取反，得到F的最少门实现，将原函数用直观法填入卡诺图（如图4.5.22（a），将每个小格中的值取反（即0变1，1变0），得到的卡诺图如图4.5.22（b）所示。abcd00 01 11 10001000011000110111100001 abcd00 01 11 10000111010111111000101110 对进行图“1”合并，得到共需要13个2输入与非门。11.用与非门实现下列代码的转换：（1）8421码转换为余3码：（2）8421码转换为2421码；（3）8421码转换为余3 格雷码；（4）余3码转换为余3格雷码;其转换表见表4.5.4解 题目要求将某种输入码转换成另外一种输出码。求解时我们输入码做外输入变量，输出码做外输出逻辑函数，对于不存在的输入码组合，当作任何项处理。将输出码填入卡诺图，进过合并，即可得到最简与或式。8421码 余3码 2421码 余3格雷码 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 01 0 1 11 1 0 01 0 0 11 1 1 01 1 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 0 1 将8421码 作为输入，余3 码 。作为输出，在一张卡诺图中填入 四个输出函数如图4.5.23，它的等效图4.5.24的张卡诺图00 01 11 10000011011110110101001000110011011010101001011001 00 01 11 10000010101011011001 00 01 11 10000100110111101010 00 01 11 10001110100011111000 00 01 11 10001110100011001011用与非门实现的电路如图4.5.25所示。（2）以8421码 作为输入变量，2421码 作为输出变量，填写卡诺图如图4.5.26所示。00 01 11 1000000001001110010001101111111100111101100010110012.分析4.5.32所示电路。写出的逻辑函数表达式。解 图4.5.32利用4/10译码器（十进制译码器）实现多输出逻辑函数，由图知 13分析图4 5 33所示电路t图中和为两位十进制数的8421BCD码，输出为二进制数。请写出输出二进制数与输人8421BCD码之间的关系。先用手工将D按位权展开，注意十位的每位位权应乘以10，有将数据用D来表示，有为找出BCD码与二进制数的关系将上式各位权化成显然，将二位842IBCD码转换成二进制数后，应满足；而图4 5 33完成的运算如下刚好可以满足以上转换的要求。14用8选l数据选择器实现下列函数 解将F函数展开 把相同的乘积项合并，得 将逻辑变量a，b，c分别与8进1数据选择器的地址端连接，则8选1的逻辑函数成为把以上F和Y对比，得出面出用8进l数据选择器实现本逻辑函数的电路如图4.5.34所示。解将原式展开8选1选择器的地址端只能接纳3个变量，我们将a，b，c相月的乘积项合并得把逻辑变量a，b，c与8选1数据选择器的地址端相连，并将上式与数据选择器的逻辑函数对比，有用数据选择器实现此逻辑的电路如图4 5 35所示。以上采用了降维法+即用一片8选1数据选择器实现两个组合逻辑函数，当然也可以用扩展法来实现，完成(1)(2)两逻辑函教的电路，分别见图4 5 36和图4 5 37。 15用双4选1数据选择器实现11中的代码转换。 解 由于每片双4进1有二个输出，所以共需两片双4选1数据选择器。每片双4选1只能有两个地址端，所有另外两位输入变量应设法折合到4选1的数据输入端(1)从题11中的(1)小题可知 可以看出，均与如有关系，故拟选用与4选1地址端相连，将上式进行配项，尽量使每个乘积项中包含将上式与4选1逻辑表达式对比，可直接画出用两片双4选1数据选择器实现8421码转换成余3码的电路如图45 38所示。注意：如果给也配项，则使电路复杂化。(2)由题11中的(2)小题可知可以选用与双4选1的地址端相连接，对上式进行配项同4选l的逻辑表达式对比，即可画出用两片双4选1数据选择器实现8421码转换为2421码的电路如图4 5 39所示。（3）由题11中的（3）小题可知可以用一片双4选l实现函数，与其地址输入端相连，另外一片双四选l实现与其地址端相连。为此对上式作以下变换；将以上两组逻辑函数分别与对比，即可画出用两片选4选1数据选择器实现8421码转换为余3格雷码的电路图如图4540所示16.用4位数值比较器和4位全加器构成4位=进制教转换成842lBCD码的转换电路。解 教材上读者已经知道，当4位二进制散转换为8421BcD码时若大于1001(即十进制的“9”)时，应进行调整方法是给原数加上“0110”(即十进制6)、按此方法，直接画出本题目的电路如图4 5 42所示。 17试画出数字显示译码器驱动七段数字显示器的系统连接图，要求：一共有7块显示嚣，小数点前有4位整数，后有3位小数。解 对最高位，当输入驱动器的口位数据为0000时，应不显示0，故其=0。当成功灭零后其=0，将它与位的相连接可实现逐位灭0。对小数部分，当最低位的输人数据为0000时，应不显示0。其也应与次低位的相连，余类推。七位显示器及驱动电路示意图如图4.5.43所示。 18画出3片4位数值比较器组成的12位数值比较器的连接图。解 每片4位数值比较器只能比较四位数，所以需要3片才能进行12位二进制数的比较。连接图如图4 5 44所示。图中对两个1 2位二进制数。和的大小进行比较。I片比较低4位，片比较中4位，片比较高4位，I，片的“P0”，“P=Q”，“P”，“=“，“”，“”接O，“=”接1。19试用两片双4选1数据选择器接成一个16选1数据选择器，连接时允许附加必要的门电路。解 两片双4选1中共包古四组4选1数据选择器并联连接可扩展成16选1。四组4选1一共需要4个选通信号(可)，选通信号由16选1的高两位地址线。译码产生。16选1的低两位地址与所有四位4选1相连。设四组4选1的选通信号分别为，它与*的关系如表4.5.5所示。其关系式为用两片双4选1数据选择器组成的16选1数据器如图4.5.45如果手头有2/4译码器，可更简单地实现16选1，其电路如图4.5.46所示 20试利用一片二一十进制译码器。接成1位全减器(即1位带借位输人的二进制减法电路)，可以附加必要的门电路。 解 假设1位全减器完成A减去B，借位输入(低位向本位的借位)为。借位输出(本位向高位的借位) 。本位相减结果为F，列出1位全减器的功能如表4.5.6所示。 写出F和的最小项表达式可以将二一十译码器的低3位地址线*分别与A，BC