EDA课程设计--流水线的数字相关器.doc

太原科技大学：名字起个什么EDA课程设计流水线技术高速数字相关器2008年06月一、 设计任务要求基本要求：1，实验目的：设计一个在数字通信系统中常见的数字相关器，并利用流水线技术提高其工作速度，对其进行仿真和硬件测试。2，实验原理：数字相关器用于检测等长度的两个数字序列相等的位数，实现序列的相关运算。一位相关器，即异或门，异或的结果可以表示两个1位数据的相关程序。异或为0表示数据位相同；异或为1表示数据位不同。多位数字相关器可以由多个一位相关器构成，如N位数字相关器由N个异或门和N个位相关结果统计电路构成。3，实验内容：（1）根据上述原理设计一个并行4位数字相关器。（2）利用实验内容1中的4位数字相关器设计并行16位数字相关器。扩展要求：（3）上面16数字相关器是3级组合逻辑实现的，在实际使用时，对其有高速的要求，试使用流水线技术改善其运行速度。在输入、输出及每一级组合逻辑的结果加入流水线寄存器，提高速度。二、 总体框图（1）原理框图 用4个4位相关器中间通过相应的加法器，把这4个元器件并起来合成一个并行的16位相关器。因为是32个输入在其输入口加入2个寄存器来控制这32个输入口的存储和输出。在在其2个寄存器的前面加入1个多路选择器，通过16个信号，再加一个开关，控制2个寄存器的输出。16位的相关器的框图如下：16位路选择器 寄存器寄存器4位相关器 4位相关器4位相关器4位相关器 2进3出全加器 2进3出全加器3进4出全加器 16位相关器设计思路： 要想把32个信号，在实验箱上实验，所以在原有电路的基础上要加上2个16位的寄存器，这样才能保证在实验箱的应用，和最终的仿真。最初的设计是，先有的4位并16位的相关器，可是考虑到实际情况，不得不在其加入相关的器件，才能达到应有的结果。如何把4个4位相关器并起来呢，我用了3个全加器把他们的信号加起来，得到16位的相关器。三、选择器件Altera 的CycloneFPGA系列具有可编程逻辑的优势，价格足以和ASIC以及ASSP相竞争。从根本上针对数百名客户的大量信息进行设计开发，这些低成本器件具备了大批量应用特性，例如嵌入式存储器、外部存储器接口和时钟管理电路等。 Altera Cyclone FPGA是目前市场上性价比最优且价格最低的FPGA。Cyclone器件具有为大批量价格敏感应用优化的功能集，这些应用市场包括消费类、工业类、汽车业、计算机和通信类。器件基于成本优化的全铜1.5V SRAM工艺，容量从2910至20060个逻辑单元，具有多达294912bit嵌入RAM，见表1。Cyclone FPGA支持各种单端I/O标准如LVTTL、LVCMOS、PCI和SSTL-2/3，通过LVDS和RSDS标准提供多达129个通道的差分I/O支持。每个LVDS通道高达640Mbps。Cyclone器件具有双数据速率(DDR) SDRAM和FCRAM接口的专用电路。Cyclone FPGA中有两个锁相环(PLLs)提供六个输出和层次时钟结构，以及复杂设计的时钟管理电路。这些业界最高效架构特性的组合使得FPGA系列成为ASIC最灵活和最合算的替代方案。四、 功能模块1、16位的多路选择器仿真波形：仿真分析：当s为01时，将data0的值赋给data2;当s为00时，将data0的值赋给data116位的多路选择器，其功能是能够试16位的信号同时附加到dada1和data2上。其VHDL语言如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity selc isport(s:in std_logic_vector(1 downto 0); data:in std_logic_vector(15 downto 0); data1:out std_logic_vector(15 downto 0); e: out std_logic; data2:out std_logic_vector(15 downto 0);end selc;architecture fun of selc isbegin process(s)begincase s is when 00 = data1=data;e data2=data;e null;end case;end process;end fun;2、16位的寄存器仿真波形：仿真分析：当address,inlock为1、outclock为0时，将data得值赋给q其功能是存储和输出16位的信号。其VHDL的语言如下：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY ram ISPORT(address: IN STD_LOGIC_VECTOR (0 DOWNTO 0);data: IN STD_LOGIC_VECTOR (15 DOWNTO 0);inclock: IN STD_LOGIC ;outclock: IN STD_LOGIC ;wren: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (15 DOWNTO 0);END ram;ARCHITECTURE SYN OF ram ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (15 DOWNTO 0);COMPONENT altsyncramGENERIC (address_aclr_a: STRING;indata_aclr_a: STRING;intended_device_family: STRING;lpm_type: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRING;outdata_reg_a: STRING;power_up_uninitialized: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_a: NATURAL;wrcontrol_aclr_a: STRING);PORT (wren_a: IN STD_LOGIC ;clock0: IN STD_LOGIC ;clock1: IN STD_LOGIC ;address_a: IN STD_LOGIC_VECTOR (0 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (15 DOWNTO 0);data_a: IN STD_LOGIC_VECTOR (15 DOWNTO 0);END COMPONENT;BEGINq NONE,indata_aclr_a = NONE,intended_device_family = Cyclone,lpm_type = altsyncram,numwords_a = 1,operation_mode = SINGLE_PORT,outdata_aclr_a = NONE,outdata_reg_a = CLOCK1,power_up_uninitialized = FALSE,widthad_a = 1,width_a = 16,width_byteena_a = 1,wrcontrol_aclr_a = NONE)PORT MAP (wren_a = wren,clock0 = inclock,clock1 = outclock,address_a = address,data_a = data,q_a = sub_wire0);END SYN;3、4位相关器仿真波形：仿真分析：当输入端输入a和b输出端sum结果正确。4位相关器，用4个1位相关器组成，位相关器，即异或门，异或的结果可以表示两个1位数据的相关程序。 其VHDL语言如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity xiangguan4 is port(a,b:in std_logic_vector(3 downto 0); sum:out std_logic_vector(2 downto 0); clk:in std_logic); end xiangguan4;architecture one of xiangguan4 issignal ab :std_logic_vector(3 downto 0);beginab=a xor b; process(clk)beginif clkevent and clk=1 thenif ab=1111 then sum=000; elsif ab=0111 or ab=1011 or ab=1101 or ab=1110 then sum=001;elsif ab=0001 or ab=0010 or ab=0100 or ab=1000 then sum=011;elsif ab=0000 then sum=100;else sum=010;end if;end if;end process;end one;4、二进三出的加法器仿真波形：仿真分析：时钟clk为10.0ns,当输入端输入a和b:输出端sum结果正确。二进三出的加法器，其功能是将2个2位的信号叠加成一个3位的输出。其VHDL的语言如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity add3 is port(clk:in std_logic; a,b:in std_logic_vector(2 downto 0); c:out std_logic_vector(3 downto 0);end add3;architecture pipelining_arch of add3 is signal t0,t1:std_logic_vector(2 downto 0); signal addtmp :std_logic_vector(3 downto 0);beginprocess(clk) begin if(clkevent and clk=1)then t0=a;t1=b; end if;end process;process(clk) beginif(clkevent and clk=1)then addtmp=0&t0+t1; c=addtmp;end if;end process;end pipelining_arch;5、3进4出加法器 仿真波形：仿真分析：时钟clk为10.0ns,当输入端输入a和b输出端sum结果正确。3进4出加法器，其功能是将2个3位的信号叠加起来输出一个4位的信号。其VHDL语言如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity add4 is port(clk:in std_logic; a,b:in std_logic_vector(3 downto 0); c:out std_logic_vector(4 downto 0);end add4;architecture pipelining_arch of add4 is signal t0,t1:std_logic_vector(3 downto 0); signal addtmp :std_logic_vector(4 downto 0);beginprocess(clk) begin if(clkevent and clk=1)then t0=a;t1=b; end if;end process;process(clk) beginif(clkevent and clk=1)then addtmp=0&t0+t1; c=addtmp;end if;end process;end pipelining_arch;其4个4位相关器设计的16位相关器的仿真结果如下：加流水线和不加流水线的器件比较：有流水线的加法器。不加流水线的加法器。五、总体设计电路图 1，总体电路原理图用16路的多路选择器把信号分为A，B，把A,B这两个16个信号同时储存在2个16位的寄存器中，通过开关EN，同时把这两个寄存器中的信号A,B发给4个4位相关器，通过3个加法器，把这32个信号整合成，16位的相关器。 2、QUARATUS II的仿真结果不加流水线的速度。加流水线的速度3、管脚分配图实验连线及说明： zh0zh15分别对应着EDAVI的PIN10599,功能选择：VGA3.0对应着PIN163,164,164,163C4.0对应着EDAVI底板的PIN132136，EN对应的事PIN127，S1.0对应着PIN4,5。4、硬件测试结果 1、把IO9IO13分别接在LED显示上。 2、将S1,S2搬动到00端，让后搬动16个信号，再将S1,S2搬动到11，再次搬动16个信号，试这32个信号存储到寄存器中，通过EN的按钮，把这32个信号输出3、这时观察灯的亮灭情况4、输入0000000000000000寄存，再次输入0000000000000000输出是10000证明测试正确。学习心得通过本次实习，将书本上学到的知识应用于实践